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Qsys_Workshop_FINAL_CN_图文

采用Qsys实现系统集成研讨会

? 2011 Altera Corporation—Public

欢迎。今天您会有什么收获呢
理解Qsys的优点 在Qsys中使用 PCIe的优势

BeMicro SDK

开发一个 嵌入式设计
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2

DE0-nano

开发一个 基于PCIe的设计

议程
? 采用Qsys提高设计效能 ? Qsys嵌入式设计试验 ? 休息 ? 采用Qsys轻松开发PCIe设计 ? Qsys ? 结束

下午13:00 下午13:45 下午15:00 下午15:10 下午16:00 下午16:50

PCIe设计试验

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3

有机会赢得一块Cyclone IV FPGA评估板

DE0-nano
由Terasic开发 由Arrow、Farnell、Digikey, & Terasic提供

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4

采用Qsys实现系统集成

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FPGA设计难题
Maximum Density for Stratix Series FPGAs
1200

1.

您的设计团队规模是不是越来越大?
?

设计规模增大 ≠ 设计团队规模增大

Logic Density (K)

900

Grew >13X

2.

600

您是否花费很多时间来尝试重新使用其 他人的设计?
? 设计重用 = 设计支持

300

0
Stratix FPGAs (2002) Stratix II Stratix III Stratix IV Stratix V FPGAs FPGAs FPGAs FPGAs (2004) (2006) (2008) (2010)

3.

您是否花费大量的时间来进行验证?
? 在有限的资源下,很难按计划完成设计验证。

Device and Year

需要提高设计效能
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6

提高设计抽象级
系统级

设计效能

IP级

寄存器 传送级 (RTL)
门级

设计抽象级
原理图 输入 Quartus? II 综合 SOPC Builder

提高设计抽象级 = 提高设计效能
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7

Qsys:Altera的系统集成工具
高性能互联

分层
基于芯片网络(NoC)体系结构

设计重用
封装为IP 设计系统 增加到 库中

业界标准接口
Avalon? 接口
?

实时系统调试

AMBA? AXI

让Qsys在您需要的地方提高您的效能
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8

1.越来越大的设计规模难题
设计工作 > 可用资源 Qsys 缩短了开发

Amount of Design Work

标准内核

Qsys兼容IP

胶合逻辑

Qsys互联

定制逻辑 没有采用Qsys

定制逻辑 采用Qsys

Qsys支持您将精力集中在定制逻辑上
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9

Qsys:多种兼容IP
?

多种即插即用知识产权(IP):
? 接口协议IP ? 例如,PCIe, TSE
? 存储器IP ? 例如,DDR/DDR2/DDR3 ? 视频和图像处理(VIP) IP ? 例如,VIP套装包括,缩放器、矩阵、去隔 行器以及alpha混合合成器。 ? 嵌入式IP ? 例如,JTAG, UART, SPI, RS232

? 处理器IP
? 请看下一张幻灯片

提供100多个Qsys兼容IP,以后会提供更多。
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10

多种嵌入式处理器

SoC FPGA

SOFT PROCESSOR

Cortex A9

面向非ALTERA器件的处理器
ASIC

FPGA Design Software

面向ALTERA器件的处理器

System Integration Tool
Cortex-M1
DesignWare IP SYNOPSYS SLS ARROW H-CELL SC DO-254

ColdFire V1
IPEXTREME

…一个FPGA设计流程覆盖各类嵌入式处理器

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Qsys:自动集成任务
? 自动完成繁琐、容易出错的集成任务

GUI界面支持 快速集成
? ? ? ? ? ? ?

接口协议 存储器
DSP

嵌入式 桥接
PLL

IP 1 Custom 1 IP 2 IP 3 Custom 2

处理器
加速开发

避免了繁琐而又容易出错的集成任务

HDL

自动完成容易出错的集成任务
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12

芯片网络体系结构
会话层
? 将会话转换为数据包,将 数据包转换为会话。

传送层
? 将数据包传送至目的地

会话层
? 将会话转换为数据包,将 数据包转换为会话。

Avalon-MM

Avalon-ST

Avalon-MM

主机接口

主机网络 接口

Avalon ST 网络 (命令)

从机网络 接口

从机接口

主机接口

主机网络 接口

Avalon ST 网络 (响应)

从机网络 接口

从机接口

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13

自动集成实例:时序收敛
? Qsys支持快速设计更改

? 例如,不需要编写HDL就可以提高性能

外设

外设

Qsys互联(基于NoC体系结构)
外设
med low off high

外设

短时间内就可以完成时序收敛
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14

Qsys性能实例
? 请参考Qsys白皮书 ? 在FPGA系统设计中应用NoC体系结构的优点(PDF)

? 设计实例性能结果
? 16主机/16从机系统:性能结果

互联实现
传统互联(SOPC Builder) Qsys NoC,完全组合 Qsys NoC,1周期网络延时 Qsys NoC,2周期网络延时 Qsys NoC,3周期网络延时 Qsys NoC,4周期网络延时

fMAX (MHz)
131 161 (+23%) 225 (+71%) 243 (+85%) 254 (+93%) 314 (+138%)

使用的资源(ALMs)
12766 13999 (+10%) 11260 (-12%) 12761 (+0%) 14206 (+11%) 26782(+110%)

Qsys将性能提高了近2倍
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15

2.设计重用难题
?

设计重用一般会导致:
? 设计者需重新设计接口 ? 设计者需对各种修改过的设计提供支持 ? 没有文档(其他人不得不搞明白接口是怎样工

重用的设计

作的)

设计功能 (算法)

设计接口 (每个工程都 会改变)

?

Qsys增强了设计重用:
? 标准接口
? 经过的维护以及可用的文档 ? 例如:Altera的Avalon接口、ARM的

AMBA AXI接口 ? 您不需要重新设计接口

Avalon是一个开放标准接口

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16

业界标准接口
? Qsys支持不同接口的混合
Example System

Master Avalon 1 Master Avalon 2 Master 3

P A C K E T

P A C K E T

Avalon Avalon AXI

Slave 1 Slave 2 Slave 3

P A C K E T

P A C K E T

AXI

P A C K E T

Qsys互联

P A C K E T

开发人员
?

标准接口协议

Avalon? 接口
AMBA? AXI3*, AXI4*
*AXI3? & AXI4?产品支持至2012以后

采用标准接口进行设计,让工具完成其他工作!
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17

Qsys:设计重复使用流程
my_design_block

1.导入您的设计
? Qsys提供组件编辑器工具,以增强您的RTL设计。

2. Qsys建立IP
? 自动封装您的设计 ? 自动改进您的设计

3.一起重新使用其他 Qsys系统
System A

封装



加入库

Syatem B

? IP GUI Wizard
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? 使用库路径

分层支持系统重用
系统 C

Qsys系统

系统 A

完成 Qsys系统 作为 子系统 重新使用

系统 B

Qsys子系统

Qsys 子系统

通过重新使用子系统来加速开发
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19

通过分层提高灵活性
SOPC Builder
Qsys 子系统

?

分层设计
? 子系统设计更灵活 ? 显示更少的组件 = 更容易管理(更快的GUI)

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20

3.验证难题
? 提取/探测100/1000寄存器需要花费大量的时间 ? Qsys通过读写操作加速了验证过程
? 对地址位置进行读写操作而不是对每个寄存器进行读写操作
系统控制器
FPGA

A

Bridge IP

JTAG
View Data in Real-Time

B

C

D

master_write_16 PCIe 0x00 16 master_write_16 A 0x00 16 master_write_16 B 0x00 16 read_write_16 PCIe 0x00 read_write_16 A 0x00 read_write_16 B 0x00

采用实时系统调试方案加快电路板开发
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21

采用系统控制台实现Qsys验证

演示
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22

构建系统控制台GUI
收发器工具包

外部存储器接口工具包

电路板测试系统

定制GUI

建立您自己的工具!
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23

转换到Qsys的5个主要原因
(SOPC Builder用户)
优点 性能提高了两倍 更灵活和设计重用 支持多种标准接口 与Altera的方向一致 详细说明
转换到Qsys网播

? 基于NoC体系结构的高性能互联 ? 分层支持 ? 可重用系统 ? 支持不同标准接口的混合(AXI, Avalon) ? 仅在Qsys中支持新的IP和器件(不是 SOPC Builder) ? 下一代SOPC Builder工具 ? 熟悉的GUI和设计流程 ? 移植流程
移植演示

较低的转换成本

移植AN632

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24

在您开始试验之前
? 笔记本计算机密码: ? T60 ? 用户:student ? 密码:QuartusII.1 ? 安装试验文件
1. 双击C:\Qsys_Workshop_Lab_files.exe 2. 解压至文件夹:C:\<path>\Qsys_workshop ? 您可以使用您的姓名作为路径(C:\jsmith\Qsys_workshop) ? 在路径名称中不要使用空白 3. 点击Unzip ? T510 ? 用户名:28nmworkshop ? 密码:Mktg.123

?

将评估板连接至您的笔记本计算机USB端口
? 您应该看到LED工作

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25

Qsys嵌入式设计试验

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试验目标
? 采用分层功能建立一个Qsys系统 ? SOPC Builder用户:从SOPC Builder移植部分设计

? 其他用户:在Qsys中设计整个系统
? 编译设计,对评估板进行编程,观察LED计数。 ? 采用系统控制台来控制设计,进行调试

? 2011 Altera Corporation—Public

简单的分层Qsys系统
led_system.qsys nios_subsystem.qsys
data & interrupt

UART

Nios II Console

clock
reset Nios? II Processor
data

Pipeline Bridge

Parallel I/O (led_pio) JTAG to Avalon Master Bridge

LEDs

data & instructions

开始

On-chip RAM

System Console

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在FPGA上轻松开发PCIe设计

? 2011 Altera Corporation—Public

议程
Express? (PCIe?)简介 ? Altera的PCIe系列解决方案 ? 使用Qsys简化了PCIe的开发 ? Avalon?存储器映射(MM)接口 ? 更详细的信息
? PCI

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31

PCIe简介
?

PCIe = 2003年推出的外设组件快速互联
? 替代PCI (64位/66 MHz)
? 基于数据包的点对点协议 ? 使用高速串行接口 ? 减少了I/O数量
CPU

PCIe 端口类型 Root Port Upstream Switch Port Downstream Switch Port Native Endpoint Port Legacy Endpoint Port

CPU

Memory

Root Complex (North Bridge)

Forward Bridge Port

Memory
PCIe Single Device Topology

Root Complex (North Bridge)

PCIe Switch Topology Switch

Endpoint

Forward Bridge PCI

Endpoint

Legacy Endpoint

? 2011 Altera Corporation—Public 32

Altera的PCIe系列产品
? 超过5年PCIe解决方案积累 ? 为不带收发器的FPGA提供的软核IP (PIPE接口) ? Stratix GX器件的软核IP,集成收发器。 ? 为所有40-nm和28-nm FPGA系列开发的增强PCIe IP内核 ?

业界一流的解决方案
? Arria II GX FPGA:业界首款为PCIe Gen1 x1, x4, x8提供硬核IP支

持的低成本40-nm FPGA
? Stratix IV GX FPGA:业界在售唯一支持PCIe Gen2硬核IP的FPGA

解决方案
? Stratix V GX FPGA:业界唯一支持PCIe Gen3硬核IP的FPGA解决

方案

? 2011 Altera Corporation—Public
33

确保用户成功
? 对硬件验证坚实的承诺
? PCI-SIG ? integrators名录中列出的器件

? 针对多家供应商和芯片组进行了器件互操作性测试

? 重点是易用性
? 提供PCIe开发套件 ? 每一器件系列至少提供一个PCIe套件 ? 固化PCIe IP避免了多种不确定性 ? 软件工具 ? Avalon存储器映射接口 ? Qsys支持

? 2011 Altera Corporation—Public
34

使用Altera PCIe硬核IP的优点
? ?

内置、经过预验证的PCIe硬核IP 有保证的时序
PMA PCS Transceivers PMA PCS

?

灵活的解决方案
? x1, x2, x4或者x8数据宽度 ? Gen1, Gen2或者Gen 3数据速率 ? 与器件系列有关 ? Root Port和End Point配置

? ? ?

使用方便的参数输入工具 提供完整的实例设计 降低了成本
? 节省多达100KLE
? 没有许可费用

Non PCI Express applications

PIPE PHY/MAC

User design

Data link layer

?

Avalon ST和Avalon MM接口
软核逻辑 PCI Express硬核IP Core fabric PCS/PMA

Transaction layer

PCIe hard IP

? 2011 Altera Corporation—Public
35

PCIe带宽
? 可调速率和数据宽度 ? Gen1 = 2.5G (x1, x2, x4, x8, x16, 或者x32通路)

? Gen2 = 5G (x1, x2, x4, x8, x16,或者x32通路)
? Gen3 = 8G (x1, x2, x4, x8, x16,或者x32通路)

Gen 1 x1 x2 x4

x8

Gen 2

x1 x2

x4

x8

Gen 3 4
36

x1 8

x2 16 24

x4 32 40 48 56

x8 64

? 2011 Altera Corporation—Public

带宽 (Gbps)

PCIe带宽和Qsys
? 以前的工具(SOPC ? Qsys支持宽带应用

Builder)足以满足低带宽需求

SOPC Builder

Qsys
?

Gen 1 x1 x2 x4

x8

Gen 2

x1 x2

x4

x8

Gen 3 4
37

x1 8

x2 16 24

x4 32 40 48 56

x8 64

? 2011 Altera Corporation—Public

带宽 (Gbps)

PCIe与用户逻辑的接口
? Avalon流 ? 非常灵活,针对您的应用来优化PCIe带宽。 ? 需要理解PCIe协议

或者
? Avalon存储器映射

? 简单地址和数据接口 ? 不需要详细的了解PCIe协议

都可以和新的Qsys系统集成工具一起使用

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38

Avalon存储器映射接口
? 自动TLP编码和解码 ? 显著降低了对PCIe专业知识的要求 ? 支持快速启动PCIe设计 ? 特别是,您已经有了一个DMA/EMIF Qsys系统起点 ? 稍许牺牲带宽,换来节省1个多月的工程投入 ? 保持80%以上的理论PCIe吞吐量

? 2011 Altera Corporation—Public
39

Qsys:有助于PCIe用户的特性
? 分层实现了PCIe设计重用 ? 在其他设计中,PCIe系统作为子系统进行重用

? 例如,试验中的DMA实际上是一个自约束的Qsys设计
? Qsys无缝处理多个时钟域

? 典型PCIe系统会有不同时钟的其他组件或接口,这需要一个或者多

个桥接。 ? Qsys将会自动实现这些桥接

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40

Qsys性能指标
? Qsys互联满足了PCIe数据速率的性能要求 ? 提供的参考设计:使用Qsys实现PCIe至DDR3设计演示

(1)

HPMC = 高性能存储器控制器

Internal Memory 128 Kb

Qsys 250 MHz Interconnect
Clock Crossing

256 bit

256 bit 250 MHz

Modular SGDMA

PCIe Gen2 x4

PCIe Gen2 x4 Avalon-MM

64 bit 250 MHz

UniPHY HPMC (1) II 267 MHz DDR3
256 bit

64 bit

533 MHz

DDR3 128Mb

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41

总结
? Altera业界领先的PCIe解决方案现在比以前更容易实现 ? Avalon-MM极大的简化了PCIe的实现

? Qsys使您能够比以前更迅速的将PCIe设计推向市场
? 自动生成高性能架构 ? 使您能够保留PCIe系统,用于设计重用

? Avalon

MM接口极大的简化了PCIe

? 缩短产品面市时间 ? 降低了风险

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42

其他资源
? PCIe资源页面: ? 文档

www.altera.com/PCIe

? 参考设计
? 在线培训 ? 今后会更精彩! ? Qsys信息和试验:

www.altera.com/Qsys ? Altera Wiki:www.alterawiki.com
? 其他大量的设计辅助资源 ? Altera论坛:

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43

PCIe/DDR3演示

? 2011 Altera Corporation—Public

基于Qsys的PCIe参考设计
? PCIe

& DDR3参考设计

? SIV GX开发套件

? http://www.altera.com/support/refdesigns/ip/interfac

e/ref-pciexpress-ddr3-sdram.html

5000 Mbps

*Uses on-chip memory for the starter kit design
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45

Qsys Interconnect

Qsys PCIe设计试验

? 2011 Altera Corporation—Public

试验目标
? 开发一个PCIe 1.

End Point设计实例

2.
3. 4. 5. 6. ?

建立一个新工程 在Qsys中对参数赋值,增加多个IP内核 在Qsys中描述系统连接 导出需要连接至FPGA引脚的信号 在Qsys中生成系统 进行完整的编译,生成编程文件

试验之后:
? ?

指导人员将演示如何对Cyclone IV GX入门开发板进行编程 重新启动,并运行PCIe性能应用程序

? 2011 Altera Corporation—Public
47

PCIe End Point设计

片内存储器 Qsys互联

PCI Express的IP编译器
PCIe Avalon-MM 桥接 会话层、数 据链路层和 PHY层

PCI Express 链接

SGDMA
Qsys生成的系统

开始
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48

Cyclone IV GX FPGA

结束

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Qsys:Altera的系统集成工具
高性能互联

分层
基于芯片网络(NoC)体系结构

设计重用
封装为IP 设计 系统 增加到 库中

业界标准接口
Avalon?接口
?

实时系统调试

AMBA? AXI3*, AXI4*

*AXI3 & AXI4 support in 2011+

让Qsys在您需要的地方提高您的效能
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50

下一步
? 下载Quartus

II软件www.altera.com/download

? 包括Qsys系统集成工具

? 网络版(免费),订购版($2995)
? 访问Qsys产品主页www.altera.com/qsys

? 白皮书
? Qsys教程 ? 在线演示 ? 参加Qsys培训课程www.altera.com/training ? 免费在线培训 ? 由教师指导的实际手动操作2天培训($)
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51

我们期待您的帮助
? 请完整填写评估表

? 请删除您的试验文件C:\<path>\Qsys_workshop

下面进行免费的评估板抽奖!
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52

有机会赢得一块免费的评估板

DE0-nano ($79)
由Terasic开发 由Arrow、Farnell、Digikey, & Terasic提供

祝您好运!

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53

谢谢!

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备用幻灯片

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Altera器件的PCIe硬核IP支持
器件系列 Stratix V GX/GT Arria V GX/GT Cyclone V GX/GT Stratix IV GX Stratix IV GT Arria II GZ Arria II GX Cyclone IV GX/GT 每一器件中的 硬核IP数量 4 2 2 4 1 1 1 2 硬核IP Gen 3 支持 x1, x4, x8 Gen 2 支持 x1, x4, x8 x1, x4 x1 x1, x4, x8 x1, x4, x8 x1, x4 Gen 1 支持 x1, x4, x8 x1, x4, x8 x1, x4 x1, x4, x8 x1, x4, x8 x1, x4, x8 x1, x4, x8 x1, x4

? 2011 Altera Corporation—Public
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Quartus II软件——两个版本
Quartus II软件

订购版
器件支持 所有器件,包括HardCopy ASIC 100% Windows, Linux (32/64位) 是 互联网和DVD $2,995固定节点 $3,995浮动节点

网络版
只有Cyclone系列、MAX系列、 Arria GX FPGA 75% Windows, Linux (32位) 否 互联网和DVD 免费

软件特性

操作系统
多处理器支持 提供方式 价格

? 2011 Altera Corporation—Public
57

Qsys中的HPS

? 2011 Altera Corporation—Public
58


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