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数字电路第六章四


Digital Logic Design and Application (数字逻辑设计及应用)

Chapter 6 Combinational Logic Design Practices (组合逻辑设计实践)
Documentation Standard and Circuit Timing (文档标准和电路定时) Commonly Used MSI Combinational Logic Device (常用的中规模组合逻辑器件)
1

Digital Logic Design and Application (数字逻辑设计及应用)

Review of Last Class (内容回顾)
? Decoder

Cascading Priority Encoders (优先编码器的级联和应用)

(译码器)
? Encoder

(编码器)
? 三态器件 ? 多路复用器
2

Digital Logic Design and Application (数字逻辑设计及应用)

Review of Last Class (内容回顾)
BCD Decoder
( 二-十进制译码器 )
? Seven-Segment

Decoders
2n 个 输 入

(七段显示译码器)
? Encoder
? Priority

Binary Encoder I0 A0 n 个 输 出

(编码器)
Encoder

A1
I7 A2

(优先编码器)
3

Digital Logic Design and Application (数字逻辑设计及应用)

Review of Last Class (内容回顾)
? 译码器 ? 编码器 ? Three-State

Device

允许多个信号驱动“同线” 实现数据双向传送 数据总线的表示法

(三态器件)
? Multiplexer

(多路复用器)
4

Digital Logic Design and Application (数字逻辑设计及应用)

三态器件允许信号共享单个“同线”(party line) 典型的三态器件,进入高阻态比离开高阻态快 冲突(fighting)
74x138
EN1 EN2_L EN3_L SSRC0 SSRC1 SSRC2 G1 G2A G2B A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

P0

P1 SDATA

利用使能端进行时序控制
5

P7

Digital Logic Design and Application (数字逻辑设计及应用)

Transfer Data in Either Directions By Using Three-State Transceiver (利用三态缓冲器实现数据双向传送)
G_L DIR DIR

A1

B1

Bus Transceiver (总线收发
6

图6-56)

Digital Logic Design and Application (数字逻辑设计及应用)

Review of Last Class (内容回顾)
? 译码器 ? 编码器 ? 三态器件 ? 多路复用器
? 标准MSI多路复用器
74x151、 74x153、74x157 ? 扩展多路复用器 使能 选择 EN SEL D0

n个b位数据源
Y ? ? EN ? m i ? Di
7
i ?0 n ?1

Y
Dn-1

数据输出 (b位)

Digital Logic Design and Application (数字逻辑设计及应用)

8-Input,1-bit Multiplexer

(8输入1位多路复用器) Truth Table for a 74x151 Y 0 D0 D1 D2 D3 D4 D5 D6 D7 Y_L 1 D0’ D1’ D2’ D3’ D4’ D5’ D6’ D7’

A B C

EN_L C B A 1 0 0 0 0 0 0 0 0 X 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1

8

双4选1

Truth Table for a 74x153 4-Input, 2-bit Multiplexer
(4输入2位多路复用器74x153真值表)

A B 1G

1G_L 2G_L B A
1 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 X 0 0 1 1 0 0 1 1 0 0 1 1 X 0 1 0 1 0 1 0 1 0 1 0 1

1Y 0 1C0 1C1 1C2 1C3 1C0 1C1 1C2 1C3 0 0 0 0

2Y 0 2C0 2C1 2C2 2C3 0 0 0 0 2C0 2C1 2C2 2C3

2G

9

Digital Logic Design and Application (数字逻辑设计及应用)

2-Input,4-bit Multiplexer
2输入4位多路复用器 1A 2A 3A 4A
10

Truth Table for a 74x157
输入 输出

G_L
1 0 0

S
X 0 1

1Y 2Y 3Y 4Y
0 0 0 0

1A 2A 3A 4A 1B 2B 3B 4B

Dual 4-to-1 Multiplexer to 8-to-1 Multiplexer (用双4选1数据选择器构成8选1数据选择器)

A0 A1 A2 D0 D1 D2 D3 Y D4 D5 D6 D7
11

Digital Logic Design and Application (数字逻辑设计及应用)

用数据选择器设计组合逻辑电路
Y ? ? EN ? m i ? Di
i ?0 n ?1

74x151 EN

当使能端有效时,
Y ? ? m i ? Di
i ?0 n ?1

VCC

C B A

A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y

F

最小项之和形式

实现逻辑函数 F = ?(A,B,C)(0,1,3,7)
12

Digital Logic Design and Application (数字逻辑设计及应用)

设计七段显示译码器
? 逻辑抽象,得到真值表
? 输入信号:BCD码(A3A2A1A0) ? 输出:七段码(的驱动信号)a

a f e d

~g

g

b c

1 表示亮,0 表示灭
? 选择器件类型

? 采用基本门电路实现,利用卡诺图化简 ? 采用二进制译码器实现,变换为标准和形式

? 采用数据选择器实现,变换为标准和形式

13

? 电路处理,得到电路图

A3 A2 A1 A0

a b c d e f g
1 0 1 1 0 1 0 1 1 1 0 0 0 1 0 0 1 1 A3A2 1 1 0 1 a1 0 0 0 0 1 00 01 11 1 0 1 1 0 1 A1A0 1 1 1 0 0 1 0 0 00 1 1 1 0 0 1 1 0 1 1 0 1 1 1 1 01 0 0 1 1 1 1 1 1 1 0 0 0 0 1 0 11 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 10 1 0 0 1 1 0 1 0 1 1 0 0 1 1 0 0 0 1 1 0 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 0 0 10

七 段 显 示 译 码 器 的 真 值 表
14

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

1 1 0 0

Digital Logic Design and Application (数字逻辑设计及应用)

用多路复用器设计组合逻辑电路
Y ? ? EN ? m i ? Di
i ?0 n ?1

74x151

EN

当使能端有效时,
Y ? ? m i ? Di
i ?0 n ?1

VCC

C B A

A B C

最小项之和形式

实现逻辑函数 F = ?(A,B,C)(0,1,3,7)
15

D0 D1 D2 D3 D4 D5 D6 D7

Y Y

F

Digital Logic Design and Application (数字逻辑设计及应用)

思考:利用74x151实现逻辑函数 F = ?(W,X,Y,Z)(0,1,3,7,9,13,14) 降维:由4维?3维 Shannon’s expansion theorems ( 香农展开定理 )
F ( X 1 , X 2 ,?, X 1 ) ? X 1 ? F (1, X 2 , ?, X 1 ) ? X 1 ? F (0, X 2 , ?, X 1 )
'

16

Digital Logic Design and Application (数字逻辑设计及应用)

思考:利用74x151实现逻辑函数 F = ?(W,X,Y,Z)(0,1,3,7,9,13,14) 降维:由4维?3维 Shannon’s expansion theorems ( 香农展开定理 ) 1、F(1,X2,X3,…,Xn) = F(0,X2,X3,…,Xn)=0, 填0 2、F(1,X2,X3,…,Xn) = F(0,X2,X3,…,Xn)=1, 填1 3、F(1,X2,X3,…,Xn)=1,F(0,X2,X3,…,Xn)=0, 填X1 4、F(1,X2,X3,…,Xn)=0,F(0,X2,X3,…,Xn)=1, 填X1’
F ( X 1 , X 2 ,?, X 1 ) ?
17

X 1 ? F (1, X 2 , ?, X 1 ) ? X 1 ? F (0, X 2 , ?, X 1 )
'

Digital Logic Design and Application (数字逻辑设计及应用)

思考:利用74x151实现逻辑函数 F = ?(W,X,Y,Z)(0,1,3,7,9,13,14) 降维:由4维?3维
YZ Y WX
00 01 11 10

WX 00 01 11 10
0 1 1 Z 0 Z Z

00
01 11 10

1
1 1 1 1 1 1

Z

Z’

0

18

Digital Logic Design and Application (数字逻辑设计及应用)

F = ?(W,X,Y,Z)(0,1,3,7,9,13,14)
74x151

利用74x151实现
说明:用具有n位地址 VCC
Y X W

EN
A B C D0 D1 D2 D3 D4 D5 D6 D7

WX 输入端的多路复用器, 00 01 11 10 Y 0 2 6 4 可以产生任何形式的输 1 0 Z Z 0 1 3 7 5 入变量数不大于n+1的 1 Z Z Z’ 0 组合逻辑函数。

Y Y

F

Z

19

Digital Logic Design and Application (数字逻辑设计及应用)

6.7.3 Demultiplexer(多路分配器)
? Route

the bus data to one of m destinations (把输入数据送到m个目的地之一)
SRCA DSTA 多路 复用器 BUS 多路 分配器

SRCB

DSTB

SRCZ
SRCSEL
20

DSTZ
DSTSEL

SRC : source

SEL : select

DST : destination

A binary decoder with an enable input can be used as a demultiplexer
(利用带使能端的二进制译码器作为多路分配器) —— Enable input is connected to the data line (利用使能端作为数据输入端)
数据输入 SRC EN_L EN_L 数据输入 SRC 74x138 G1 G2A G2B A B C
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

DST0_L

地址 选择

DSTSEL0 DSTSEL1 DSTSEL2

DST7_L

21

利用74x139实现2位4输出多路分配器(Figure 6-65)

Digital Logic Design and Application (数字逻辑设计及应用)

6.8 Parity Circuit (奇偶校验电路)
? Odd-Parity
? Output

Circuit(奇校验电路)

is 1 if an odd number of its inputs are 1.

(如果输入有奇数个1,则输出为1。)
? Even-Parity
? Output

Circuit(偶校验电路)

is 1 if an even number of its inputs are 1.

(如果输入有偶数个1,则输出为1。)

回顾:用什么可以判断1的个数???
22

Digital Logic Design and Application (数字逻辑设计及应用)

6.8 Parity Circuit (奇偶校验电路)
Output of odd-parity circuit is inverted, we Get an even-parity circuit. (奇校验电路的输出反相就得到偶校验电路)
A0 ? A1 ? … ? An = 1 变量为1的个数是奇数

0 变量为1的个数是偶数

N XOR gates may be cascaded to form a circuit with n+1 inputs and a single output. (n个异或门级联,形成具有n+1个输入和单一输出的电路)
23

Figure 6-70

Review of XOR AND XNOR ( 回顾异或、同或运算)
A?B=(A⊙B)’ A?B’=A⊙B A?B=A⊙B’ Any two signals( inputs or output) of an XOR or XNOR gate may be complemented without changing the resulting logic function.

(对于异或门、同或门的任何2个信号(输入或输出)都
可以取反,而不改变结果的逻辑功能( 图6-69 )
A B
24

F

A B

F

A B

F

A B

F

F=A?B

F=A’?B’

F=(A’?B)’ F=(A?B’)’

Digital Logic Design and Application (数字逻辑设计及应用)
I1 I2 I3 I4 IN

Daisy-Chain Connection (菊花链式连接)
ODD

I1 I2 I3 I4

Cascading XOR Gates (级联异或门 图6-70)
ODD

IM IN
25

Tree Structure (树状连接)

Digital Logic Design and Application (数字逻辑设计及应用)

9-bit Odd/Even Parity Generator 74x280 (9位奇偶校验发生器74x280( 图6-71)
74x280
A B C D E F G H I
26

EVEN ODD

Parity-Checking Applications (奇偶校验的应用)
用于检测代码在传输和存储过程中是否出现差错
DB[0:7] 74x280
A EVEN H I
27

DB[0:7] 发 端 收 端
A EVEN H I ODD

74x280

ODD

ERROR

发端保证有偶数个1 奇数

收端 ODD 有效表示出错 EVEN

Digital Logic Design and Application (数字逻辑设计及应用)

6.9 Comparator (比较器)
Compare two Binary words and indicate whether they are equal (比较2个二进制数值并指示其是否相等的电路)
? Comparator:

Check if two Binary words are

equal ( 等值比较器:检验数值是否相等 )
? Magnitude

Comparator: Compare their magnitude (Greater than, Equal, Less than) (数值比较器:比较数值的大小(>,=,<))

28

Digital Logic Design and Application (数字逻辑设计及应用)

6.9 Comparator (比较器)
? How

to build a 1-bit Comparator?

( 如何构造1位等值比较器??) —— Use XOR (XNOR)

(利用异或门(同或门))
A B DIFF

A B EQ : equal

EQ

DIFF : different
29

Digital Logic Design and Application (数字逻辑设计及应用)

How to Build a N-bit Comparator? (如何构造多位等值比较器??)
必须每位都相等
A0 B0 A1 B1 A2 B2 A3 B3
30

—— 并行比较 —— 串行比较 4位等值比较器
DIFF

给出足够的异或门和宽度足够的或门,
可以搭建任意输入位数的等值比较器。

Digital Logic Design and Application (数字逻辑设计及应用)

An Iterative Comparator (迭代比较电路)
用于级联的输入 A B EQI X0 Y0 1
X Y CMP EQ1 EQI EQO

EQ —— 每位串行比较
EQO

X1 Y1
X Y CMP EQ2 EQI EQO

XN-1 YN-1 EQN-1
X Y CMP EQN EQI EQO

迭代的方法可能节省费用,但速度慢
31

Figure 6-77

Digital Logic Design and Application (数字逻辑设计及应用)

1-Bit Magnitude Comparator (一位数值比较器)
① A>B(A=1, B=0)则 A·B’=1 可作为输出信号
② A<B(A=0, B=1)则 A’·B=1 可作为输出信号

③ A=B ,则A⊙B=1,可作为输出信号
A (A’·B)’ 输出低电平有效

LT_L

B
32

(A·B’)’

LT : Less Than EQ_L EQ : Equal GT_L GT : Greater Than

EQ_L = A·B’+A’·B = A?B = (A⊙B)’

Digital Logic Design and Application (数字逻辑设计及应用)

n-Bit Magnitude Comparator (多位数值比较器)
A(A3A2A1A0) 和 B(B3B2B1B0)自高而低逐位比较
EQ = (A3⊙B3)· 2⊙B2)· 1⊙B1)· 0⊙B0) (A (A (A GT = (A3>B3) 或 (A3 ⊙ B3)·(A2·B22) A ·B3’ + A 2>B’ = 或 (A3 ⊙ B3)· (A2 ⊙ B2)·(A1·B11) = = + A 1>B’ + A 0>B0 或 (A3 ⊙ B3)·(A2 ⊙ B2)·(A1 ⊙ B1)·(A0·B0’ ) = = =

LT = EQ’ · GT’ = ( EQ + GT )’
33

Digital Logic Design and Application (数字逻辑设计及应用)

4-Bit Comparator 74x85 ( 4位比较器74x85)
74x85
ALTBIN AEQBIN AGTBIN A0

级联输入,用于扩展 通常低位的输出接高位的输入 A=B:低位和高位都相等 AEQBOUT = (A=B)·AEQBIN A>B A高位>B高位 A高位=B高位 & A低位>B低位

A1
A2

A3
34

AGTBOUT = (A>B) + (A=B)· AGTBIN
ALTBOUT = (A<B) + (A=B)· ALTBIN

Digital Logic Design and Application (数字逻辑设计及应用)

Serial Expanding Comparators (比较器的串行扩展)
+5V

3片74x85构成12位比较器
低位
74x85 A<BI A=BI A>BI 74x85 A<BI A=BI A>BI

高位
74x85 A<BI A=BI A>BI

[3:0]

A<BO A=BO A>BO

A0~A3 B0~B3 XD[11:0] YD[11:0]

[7:4]

A<BO A=BO A>BO

A0~A3 B0~B3

[11:8]

A<BO A=BO A>BO

X<Y X=Y X>Y

A0~A3 B0~B3

35

Digital Logic Design and Application (数字逻辑设计及应用)

8位比较器74x682
P0 P1 P2 P3 P4 P5 P6 P7

内部逻辑图:图6-82 问题1:怎样表示以下输出? ? 高电平有效:P DIFF Q ? 高电平有效:P EQ Q

GE

? 高电平有效:P GE Q
? 高电平有效:P LT Q

LT

( 图6-81)

问题2:能否扩展??
注意:没有级联输入端

36

Paralel Expanding Comparators (比较器的并行扩展)
Q[23:0] P[23:0]

3片74x682构成24位比较器
P0~P7
Q0~Q7 P0~P7 Q0~Q7 P0~P7 Q0~Q7

[7:0]

P=Q
P>Q P=Q P>Q

PEQQ

[15:8]

PGTQ
[23:16]

P=Q P>Q

37

Digital Logic Design and Application (数字逻辑设计及应用)

第六章 作业 (四版)
? 6.50 ? 6.51 ? 6.21 ? 6.22 ? 6.24

38

Digital Logic Design and Application (数字逻辑设计及应用)

第六章 作业(三版)
? 5.45(6.50) ? 5.46(6.51) ? 5.21(6.21) ? 5.22(6.22) ? 5.24(6.24)

39

Digital Logic Design and Application (数字逻辑设计及应用)

A Class Problem ( 每课一题 )
74x151

用数据选择器74x151 实现逻辑函数 F = ?(X,Y,Z) (1,3,5,6)

EN A B C D0 D1 D2 D3 D4 D5 D6 D7 Y Y

40


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