当前位置:首页 >> 工学 >>

数电课件2011


《数字电子技术》 数字电子技术》
陶文海

安徽师范大学 物理与电子信息学院

一、理论课教学内容
绪论(1) 绪论 第一章 第二章 第三章 第四章 第六章 第七章 数制和代码(6) 数制和代码 逻辑代数基础(10) 逻辑代数基础 逻辑门电路(4) 逻辑门电路 组合逻辑电路(12) 组合逻辑电路 时序逻辑电路(14) 时序逻辑电路 脉冲的产生与整形(5) 脉冲的产生与整形

第五章 触发器 触发器(8)

转换(选修 第八章 D/A与A/D转换 选修 与 转换 选修) 半导体存储器(选修 选修) 第九章 半导体存储器 选修

二、实验课教学内容
实验一 实验二 实验三 实验四 实验六 实验七 实验八 组合逻辑电路的设计与测试 数值比较器的设计、 数值比较器的设计、测试及其应用 数据选择器及其应用 译码器及其应用 时序逻辑电路的设计与测试 计数器及其应用 寄存器及其应用

实验五 触发器及其应用

三、教学参考书目 1. 教材 .
数字电子技术基础简明教程,高等教育出版社, 余孟尝,数字电子技术基础简明教程 余孟尝 数字电子技术基础简明教程 2006.7(3)。

2. 教学参考书目 .
余孟尝,数字电子技术基础简明教程 数字电子技术基础简明教程,高等教育出版社, Ⅰ. 余孟尝 数字电子技术基础简明教程 1999.10(2)。 康华光,电子技术基础 数字部分),高等教育出版社, 电子技术基础(数字部分 Ⅱ. 康华光 电子技术基础 数字部分 2006.1(5)。 阎石,数字电子技术基础 数字电子技术基础,高等教育出版社,1998.11(4)。 Ⅲ. 阎石 数字电子技术基础 江国强,现代数字逻辑电路 现代数字逻辑电路,电子工业出版社,2002.8(1)。 Ⅳ. 江国强 现代数字逻辑电路 数字电路简明教程,电子工业出版社, Ⅴ. Robert D.Thompson,数字电路简明教程 数字电路简明教程 2003.7(1)。

四、教学考核 1. 平时成绩 . 平时成绩10%
平时考勤5% ; Ⅰ. 平时考勤 Ⅱ. 平时作业5% 。 平时作业

2. 实验成绩 . 实验成绩20%
实验操作10% ; Ⅰ. 实验操作 Ⅱ. 实验报告10% 。 实验报告

3. 期中成绩 . 期中成绩10% 4. 期末成绩 . 期末成绩60%

《数字电子技术》 数字电子技术》
? ? ? ? ? ? ? ? 绪 论 数 制 和 代 码 逻 辑 代 数 基 础 逻 辑 门 电 路 组 合 逻 辑 电 路 触 发 器 时 序 逻 辑 电 路 脉冲的产生与整形


? ? ? ?



电子信号的分类 数字电路的特点 数字电路的分类 数字电路的应用

返回

一、电子信号的分类 1. 模拟信号和模拟电路 .
模拟信号 模拟信号的特征是,无论是从时间上或从大小上来看信号都是 连续变化的。如正弦波 正弦波信号。 连续变化 正弦波

XL—1 正弦波信号

模拟电路 用来传递、加工和处理模拟信号 处理模拟信号的电路,称作为模拟电路。 处理模拟信号

2. 数字信号和数字电路 .
数字信号 数字信号的特征是,无论是从时间上或从大小上来看信号都是 离散的、或是不连续的 不连续的,又称为脉冲信号 脉冲信号。如方波 矩形波 锯齿 方波、矩形波 离散的 不连续的 脉冲信号 方波 矩形波和锯齿 波。

图XL — 2

矩形波信号

数字电路 用来传递、 加工和处理数字信号 处理数字信号的电路,称作为数字电路。 处理数字信号 返回

二、数字电路的特点
1. 在数字电路中,一般都采用二进制的数字信号,只有0和1这两 . 个基本数码,反映在电路上就是低电平 高电平 低电平和高电平 低电平 高电平这两种状态。

2. 在数字电路中,稳态时的晶体管一般都工作在开、关状态 . 关状态。 开 关状态

3. 数字电路都是由几种最基本的单元电路组成;由于只要元件具 有两个稳定状态就可以用来表示二进制的0和1这两个基本数码,所 以其基本单元电路简单,对元件的精度要求不高,允许有较大的分 分 散性,只要能可靠区分两种截然不同的状态“0” 和“1” 即可。 散性

4. 在数字电路中,研究的主要问题 输出信号 输入信号 . 主要问题是输出信号 输入信号之间的 主要问题 输出信号和输入信号 关系,即所谓的逻辑关系 逻辑关系。 逻辑关系 5. 在数字电路中,使用的主要方法 逻辑分析 逻辑设计 主要 . 主要方法是逻辑分析 逻辑设计,主要 主要方法 逻辑分析和逻辑设计 工具是逻辑代数 逻辑代数。 工具 逻辑代数 6. 数字电路能够对输入的数字信号进行各种算术运算 逻辑运算 算术运算和逻辑运算 算术运算 逻辑运算, 包括逻辑推理 逻辑判断 逻辑推理和逻辑判断 逻辑推理 逻辑判断。 7. 此外,数字电路还具有抗干扰能力强 精确度高 保密性好 抗干扰能力强、精确度高 保密性好、 抗干扰能力强 精确度高、保密性好 通用性强、便于集成化 集成化,数字信号便于长期储存 长期储存。 通用性强 集成化 长期储存

返回

三、数字电路的分类 1. 按电路结构和工作原理分类 . 电路结构和工作原理分类
按照电路结构和工作原理的不同,数字电路可分为组合逻辑电 组合逻辑电 时序逻辑电路两大类。 路和时序逻辑电路 时序逻辑电路

2. 按集成度分类 . 集成度分类
小规模集成电路(Small Scale IC,SSI) Ⅰ. 小规模 中规模集成电路(Medium Scale IC,MSI) Ⅱ. 中规模 大规模集成电路(Large Scale IC,LSI) Ⅲ. 大规模 超大规模集成电路(Very Large Scale IC,VLSI) Ⅳ. 超大规模 特大规模集成电路(Ultra Large Scale IC,ULSI) Ⅴ. 特大规模 巨大规模集成电路(Gigantic Scale IC,GSI) Ⅵ. 巨大规模

集成度 元器件的数目。 集成度是指每块集成电路芯片中所包含元器件 元器件 划分集成电路规模 集成度 集成电路规模(集成度 标准。 集成电路规模 集成度)的标准 标准

表XL — 1

集成度的标准

返回

四、数字电路的应用
由于数字电路具有上述特点,因而发展十分迅速,在电子计算 电子计算 数控技术、通讯设备 数字仪表等方面具有十分广泛的应用。 机、数控技术 通讯设备 数字仪表 数控技术 通讯设备、数字仪表

返回

第一章

数制和代码

?概 述 ? 数 制 ? 数 制 间 的 转 换 ? 二进制正负数表示法 ? 二 进 制 代 码

返回





一个数通常可以用两种不同的方法来表示。

一、按“值”表示 、
所谓按“值”表示,即选择某种进位制来确定某个数的值 确定某个数的值或大 确定某个数的值 小,这就是所谓的数制 数制。 数制 按“值”表示时需要注意三个问题 1. 恰当地选择数字符号(数码 . 数码)及其组合规律 组合规律; 数码 组合规律 2. 确定小数点 . 小数点的位置; 小数点 3. 正确地表示出数的正、负符号 . 负符号。 正 负符号

二、按“形” 表示
所谓按“形”表示,就是按照一定的编码方法来形象地表示 形象地表示某 形象地表示 个数。 采用按“形”表示时,先要确定编码规则 确定编码规则;然后按此编码规则 确定编码规则 编出一组代码;并给每一个代码赋以一定的含义 给每一个代码赋以一定的含义,这就是所谓的码 编出一组代码 给每一个代码赋以一定的含义 码 代码。 制或代码 代码

返回

§1·1

数 制

数制中数的表示一般都采用位置计数法 位置计数法。 位置计数法 1. 在一个数中,每一个数码 . 数码和数码所在的位置 位置共同决定了该数的 数码 位置 大小。 2. 数码本身是有大小的,而每一个数码所在的位置也同样具有确 . 定该数大小的一个特定的数值,这个数值称为位置的“权”——位 位置的“ 位置的 “权”。 每一个位置的“权”可以用基数的幂形式 基数的幂形式来表示。 基数的幂形式 3. 基数 . 基数是指该进位制所用数码的个数 所用数码的个数。 所用数码的个数

一、十进制(Decimal) 十进制 1. 数码 .
0、1、2、3、4、5、6、7、8、9

2. 基数 .
10

3. 3. 计数规则
逢十进一 即

9 + 1 = 10 D

4. 位权展开式 .
一个有n位整数和m位小数的任意十进制数 任意十进制数的位权展开式为: 任意十进制数

N D = an ?1an ? 2 LL a1a0 .a?1a?2 LL a? m

位权1 0

i

= an ?1 ×10n ?1 + an ? 2 ×10n ? 2 + LL + a1 × 101 + a0 ×100 + a?1 ×10?1 + a?2 × 10?2 + LL + a? m ×10? m

=

i =? m

ai ×10i ∑

n ?1

ai ∈ {0, 1,LL , 9}

(公式1.1.1) 公式 )

二、二进制(Binary) 二进制 1. 数码 .
0、1

2. 基数 .
2

3. 计数规则 .
逢二进一 即

1 + 1 = 10 B

4. 位权展开式 .
一个有n位整数和m位小数的任意二进制数 任意二进制数的位权展开式为: 任意二进制数

N B = bn ?1bn ? 2 LL b1b0 .b?1b?2 LL b? m
位权 2 i

= bn ?1 × 2n ?1 + bn ? 2 × 2n ? 2 + LL + b1 × 21 + b0 × 20 + b?1 × 2?1 + b?2 × 2?2 + LL + b? m × 2? m

=

i =? m

bi × 2i ∑

n ?1

bi ∈ {0, 1}

(公式1.1.2) 公式 )

三、八进制(Octal) 八进制 1. 数码 .
0、1、2、3、4、5、6、7

2. 基数 .
8

3. 3. 计数规则
逢八进一 即

7 + 1 = 10O

4. 位权展开式 .
一个有n位整数和m位小数的任意八进制数 任意八进制数的位权展开式为: 任意八进制数

N O = cn ?1cn ? 2 LL c1c0 .c?1c?2 LL c? m
i 位权 8

= cn ?1 × 8n ?1 + cn ? 2 × 8n ? 2 + LL + c1 × 81 + c0 × 80 + c?1 × 8?1 + c?2 × 8?2 + LL + c? m × 8? m

=

i =? m

ci × 8i ∑

n ?1

ci ∈ {0, 1,LL , 7}

(公式1.1.3) 公式 )

四、十六进制(Hexadecimal) 十六进制 1. 数码 .
0、1、2、3、4、5、6、7、8、9、 、 A、B、C、D、E、F(10、11、12、13、14、15)

2. 基数 .
16

3. 计数规则 .
逢十六进一 即

F + 1 = 10 H

4. 位权展开式 .
一个有n位整数和m位小数的任意十六进制数 任意十六进制数的位权展开式为: 任意十六进制数

N H = d n ?1d n ? 2 LL d1d 0 .d ?1d ?2 LL d ? m

位权1 6

i

= d n ?1 ×16n ?1 + d n ? 2 ×16n ? 2 + LL + d1 × 161 + d 0 ×160 + d ?1 ×16?1 + d ?2 ×16?2 + LL + d ? m ×16? m

=

i =? m

di ×16i ∑

n ?1

di ∈ {0, 1,L , 9, A,L , F }

(公式1.1.4) 公式 )

进制) 五、任意进位制(r进制 任意进位制 进制 1. 数码 .
0、1、 2、……、(r-1) ( )

2. 基数 .
r

3. 计数规则 .
逢r进一 进一 即

( r ? 1) + 1 = 10r

4. 位权展开式 .
一个有n位整数和m位小数的任意 进制数 任意r进制数 任意 进制数的位权展开式为:

N r = pn ?1 pn ? 2 LL p1 p0 . p?1 p?2 LL p? m
位权 r i

= pn ?1 × r n ?1 + pn ? 2 × r n ? 2 + LL + p1 × r1 + p0 × r 0 + p?1 × r ?1 + p?2 × r ?2 + LL + p? m × r ? m

=

i =? m



n ?1

pi × r i

pi ∈ {0, 1,L , ( r ? 1)}

(公式1.1.5) 公式 )

例1.1.1

278.94 D
= 2 × 102 + 7 × 101 + 8 × 100 + 9 × 10?1 + 4 × 10?2

= 200 + 70 + 8 + 0.9 + 0.04

= 278.94 D

例 1.1.2

10011.1101B
= 1× 24 + 1× 21 + 1× 20 + 1× 2?1 + 1× 2?2 + 1× 2?4

= 16 + 2 + 1 + 0.5 + 0.25 + 0.0625
= 19.8125D

例 1.1.3

372.01O
= 3 × 82 + 7 × 81 + 2 × 80 + 1× 8?2

= 192 + 56 + 2 + 0.015625

= 250.015625D

例1.1.4

E 5 D. A3H

= 14 × 162 + 5 ×161 + 13 ×160 + 10 ×16?1 + 3 × 16?2 = 3584 + 80 + 13 + 0.625 + 0.01171875
= 3677.63671875D

例1.1.5

30.124
= 3 × 41 + 1× 4?1 + 2 × 4?2
= 12 + 0.25 + 0.125

= 12.375D

也就是说,一个任意进制数的位权展开式,可以由该数中每一 个数码乘以它所在位置的“权”,然后再将这些乘积累加起来得到。 而且一个任意进制数位权展开式的值一定是十进制数 位权展开式的值一定是十进制数。 位权展开式的值一定是十进制数

返回

§1·2

数制间的转换

一、其他进制数转换为十进制数
要将二进制数、八进制数、十六进制数以及r进制数转换为十 进制数,只要按照位置计数法 位置计数法,求出各个数码与所在位置的“权” 位置计数法 的乘积,然后把各项乘积累加起来,即可得到转换结果。

二、十进制数转换为其他进制数
任意一个十进制数都是由整数和小数两部分组成,对整数和小 数部分分别进行转换,再将两部分的转换结果排列在一起 两部分的转换结果排列在一起即可得到 两部分的转换结果排列在一起 完整的转换结果。 1. 对整数部分通常采用基数除法 . 基数除法——“除基反序取余法”;直到 “除基反序取余法” 基数除法 商为0时停止 时停止。 商为 时停止 2. 对小数部分通常采用基数乘法 . 基数乘法——“乘基顺序取整法”;直到 基数乘法 “乘基顺序取整法” 小数部分为0时或达到需要的转换精度时停止 时或达到需要的转换精度时停止。 小数部分为 时或达到需要的转换精度时停止。

基数除法原理(以十到二为例 基数除法原理 以十到二为例) 以十到二为例 1. 对于一个任意的十进制整数 N D ,总是和某一个二进制整数 M B . 一一对应,即: N D = M B 。 2. 而 M B 的位权展开式 . 的位权展开式:

N D = M B = an ?1 × 2n ?1 + an ? 2 × 2n ?2 + LL + a1 × 21 + a0 × 20
3. .

N D = 2 × ( an ?1 × 2n ? 2 + an ? 2 × 2n ?3 + LL + a1 × 20 ) + a0 = 2 × A1 + a0

将 N D 除以 除以2后所得商为 A1 ;余数为 a0 ,此为该二进制整数的 商为 余数为 最低一位数码。

4. .

A1 = 2 × ( an ?1 × 2n ?3 + an ? 2 × 2n ? 4 + LL + a2 × 20 ) + a1 = 2 × A2 + a1

再将 A1 除以 除以2,商为 A2 ;余数为 a1 ,此为该二进制整数的倒 商为 余数为 数第二位数码。

5. 连续地将商除以 . 连续地将商除以2,就可依次得到 a2 、 a3 、……,直到商为0 , 时停止,得到最高位数码 an ?1 。

基数乘法原理(以十到二为例 基数乘法原理 以十到二为例) 以十到二为例 1. 对于一个任意的十进制小数 N D ,总是和某一个二进制小数 M B . 一一对应,即:N D = M B 。 2. 而 M B 的位权展开式 . 的位权展开式:

N D = M B = a?1 × 2?1 + a?2 × 2?2 + LL + a? m × 2? m
3. .

2 × N D = a?1 + ( a?2 × 2?1 + a?3 × 2?2 + LL + a? m × 2? m +1 ) = a?1 + A?1

将 N D 乘以 乘以2,其中 a?1作为整数溢出 作为整数溢出,此为该二进制小数最高 一位数码;括号中的数 A?1 仍为小数 仍为小数。 4. .

2 × A?1 = a?2 + ( a?3 × 2?1 + a?4 × 2?2 + LL + a? m × 2? m + 2 ) = a?2 + A?2

再将 A?1 乘以 乘以2,其中 a?2 作为整数溢出 作为整数溢出,此为该二进制小数第 二位数码;括号中的数 A?2 仍为小数 仍为小数。

a 5. 连续地将小数部分乘以 . 连续地将小数部分乘以2,依次溢出得到 a?3 、 ?4 、……,直到 小数部分为0时,溢出得到最低位数码 a? m ;或达到需要的转换精 度时停止。

例1.2.1 解:

41D = 101001 B
除数 2 2 2 2 2 2 被除数或商 | 41 | 20 | 10 | 5 | 2 | 1 0 0.375D = 0.011 B 0.375 × 2 0.750 × 2 1.500 × 2 1.000 余数 1 0 0 1 0 1 ↑ ↑ 反 ↑ ↑ ↑ 序 ↑

例1.2.2 解:

顺↓ ↓ 序↓

41.375D = 101001.011B

例1.2.3

153D = 231 O
被除数或商 | 153 | 19 | 2 0 余数 1 ↑ 反 3 ↑ 2 ↑ 序

解: 除数 8 8 8

例1.2.4 解:

0.25D = 0.2 O
0.25 × 8 2.00

顺序↓ 顺序

153.25D = 231.2O

三、二进制数和八进制数间的相互转换
由于2 = 8 ,所以每一位八进制数与三位二进制数一一对应, 如表1.2.3—1所示。 表
3

表1.2.3—1

1. 二进制数转换为八进制数 .
从小数点开始;向左(对整数)、向右(对小数)将每三位 三位二 从小数点开始 三位 进制数作为一组 一组;最高位和最低位不足三位的补0(缺几位就补几 一组 补 替换即可。 个0);再将每三位二进制数用一位对应的八进制数进行替换 替换 例1.2.5 补零

11100110101.0100001111B = 011 100 110 101.010 000 111 100 B

补零

= 3465.2074O

2. 八进制数转换为二进制数 .
只要将每一位八进制数用对应的三位二进制数进行替换 替换即可。 替换
去零 例1.2.6

3657.0124O
= 011 110 101 111.000 001 010 100 B

去零

= 11110101111.0000010101B

四、二进制数和十六进制数间的相互转换
由于 2 = 16 ,所以每一位十六进制数与四位二进制数一一对 应,如表1.2.4—1所示。 表
4

表1.2.4—1

1. 二进制数转换为十六进制数 .
从小数点开始;向左(对整数)、向右(对小数)将每四位 四位二 从小数点开始 四位 进制数作为一组 一组;最高位和最低位不足四位的补0(缺几位就补几 一组 补 个0);再将每四位二进制数用一位对应的十六进制数进行替换 替换即 替换 可。 例1.2.7 补零

100110101.0100001111B = 0001 0011 0101.0100 0011 1100 B
= 135.43CH

补零

2. 十六进制数转换为二进制数 .
只要将每一位十六进制数用对应的四位二进制数进行替换 替换即可。 替换
去零 例1.2.8

6 E 4 B.F1D8H = 0110 1110 0100 1011.1111 0001 1101 1000 B

去零

= 110111001001011.1111000111011B

五、八进制数和十六进制数间的相互转换
八进制数和十六进制数之间的相互转换必须以二进制数 二进制数为桥梁。 二进制数 即: 八进制数

?

二进制数

? 十六进制数

附1 二进制数与四进制数的对应表

附2

四进制数与十六进制数的对应表

返回

§1·3

二进制正负数表示法

二进制正负数表示法有原码表示法 补码表示法 反码表示法 原码表示法、补码表示法 原码表示法 补码表示法和反码表示法 三种。

一、二进制数的补码
二进制数的补码有两种形式 两种形式 一种称为基数的补码 基数的补码,即2的补 码。 基数的补码 的补 另一种是基数减一的补码 基数减一的补码,即1的补码 的补码。 基数减一的补码 的补码

1. 2的补码 . 的补码
2的补码简称为补码 补码。 补码 如果以 N B 表示一个具有n位整数 小数位不限 位整数(小数位不限 位整数 小数位不限)的任意二进 制数,若以 N 2 表示其补码,那么有

N 2 = 2n ? N B

(公式1.3.1) 公式 )

n 也就是说,二进制数的补码是由参考数 2 (n是整数位数)减 去这个数本身得到的。

例1.3.1

11010 B
补码为: 补码 11010 B 的补码

25 ? 11010 B = 00110 B

0.0110 B
补码为: 补码 0.0110 B 的补码

21 ? 0.0110 B = 1.1010 B

11010.0110 B
补码为: 25 ? 11010.0110 B = 00101.1010 B 补码 11010.0110 B 的补码 结论1 结论 求二进制数补码的一种方法是,将该二进制数最低一位的 及 最低一位的1及 最低一位的 其左边的数码逐位求反即可。 其右边的数码保持不变,而将其左边的数码逐位求反 其左边的数码逐位求反 其右边的数码保持不变

2. 1的补码 . 的补码
1的补码简称为反码 反码。 反码 如果以 N B 表示一个具有n位整数 位整数、m位小数 位小数的任意二进制数, 位整数 位小数 若以 表示其反码,那么有 N1

N1 = ( 2n ? 2? m ) ? N B

(公式1.3.2) 公式 )

也就是说,二进制数的反码是由参考数 2n ? 2? m (n是整数位 数、m是小数位数)减去这个数本身得到的。

(

)

例1.3.2

反码为: 反码 11010 B 的反码

25 ? 20 ) ? 11010 B = 00101B (

11010 B

反码为: 反码 0.0110 B 的反码

(2

1

? 2?4 ) ? 0.0110 B = 1.1001B

0.0110 B

反码为: ( 25 ? 2 ?4 ) ? 11010.0110 B = 00101.1001B 反码 11010.0110 B 的反码

11010.0110 B

结论2 结论 求二进制数的反码,可将该二进制数中的每一位数码直接求反 每一位数码直接求反, 每一位数码直接求反 、 →0 0 → 1 1,就可得到它的反码。 而在反码的最低一位加 最低一位加1,就可得到它的补码。 最低一位加



注意 如果将二进制数的补码再求补一次,或将二进制数的反码再求 反一次,就都将还原 还原为原来的二进制数。 还原

二、二进制正负数表示法
我们通常在一个二进制数最高位的左边加上符号位 符号位来表示该二 符号位 进制数的正负。 通常符号位上用“0”表示正,用“1”表示负。 “ ” 正 “ ” 负 符号位和最高位之间用逗号 逗号分隔,也可以省略。 逗号 二进制正负数的表示方法有原码表示法 补码表示法 反码表 原码表示法、补码表示法 原码表示法 补码表示法和反码表 示法三种。 示法

1. 原码表示法 .
所谓原码表示法,就是将“0” 或“1” 加到该二进制数绝对 “ ” “ ” 绝对 值最高位左端的符号位,便可用来表示正或负二进制数。 例1.3.3 原码表示法 +45D 的原码表示法

0, 101B 101
1, 101B 101

?45D 的原码表示法 原码表示法
原码表示法 +0 D 的原码表示法 无 ?0 D 的原码表示法 原码表示法 八位原码范围 01111111B 原码范围: 原码范围

00000000 B

11111111B 表示 +127 D

?127 D

2. 补码表示法 .
等同于原码表示法 负二进制数的补 正二进制数的补码表示法等同于原码表示法 负二进制数 二进制数 等同于原码表示法;负二进制数 码表示法为符号“1”加上该数绝对值的补码 绝对值的补码。 “ ” 绝对值的补码 例1.3.4 补码表示法 +45D 的补码表示法

0, 101B 101
1, 011B 010

?45D 的补码表示法 补码表示法
补码表示法 +0 D 的补码表示法

00000000 B
10000000 B

?128D 的补码表示法 补码表示法
八位补码范围 01111111B 补码范围: 补码范围

10000000 B 表示 +127 D

?128D

3. 反码表示法 .
正二进制数的反码表示法等同于原码表示法 负二进制数 等同于原码表示法;负二进制数 正二进制数 等同于原码表示法 负二进制数的反 绝对值的反码。 码表示法为符号“1”加上该数绝对值的反码 “ ” 绝对值的反码 例1.3.5 反码表示法 +45D 的反码表示法

0, 101B 101 1, 010 B 010

?45D 的反码表示法 反码表示法
反码表示法 +0 D 的反码表示法

00000000 B
11111111B ?127 D

?0D 的反码表示法 反码表示法
八位反码范围 01111111B 反码范围: 反码范围

10000000 B 表示 +127 D

三、补码运算
例1.3.6



+13 0 0L001101 +10 0 0L001010 +23 0 0L010111



+13 0 0L01101 溢出 ?10 1 1L10110 +3 1 0 0L00011

?13 1 +10 0 ③ ?3 1 ?3 1

?13 1 1L10011 溢出 0L 01010 ④ ?10 1 ?23 1 1 1L11101 0L 00011 ?23 1

1L110011 1L110110 1L101001 0L 010111
返回

§1·4

二进制代码

数字系统处理的信息,一类是数值,另一类是文字和符号,它 们都可以用多位二进制数 多位二进制数来表示,这种多位二进制数就叫做代码 代码。 多位二进制数 代码 给每一个代码赋一定的含义叫做编码 编码。 编码

一、二—十进制码(Binary Coded Decimal) 十进制码
二—十进制码又称BCD码,它是用四位二进制代码来表示一位 用四位二进制代码来表示一位 十进制数。 十进制数

1. 8421BCD码 . 码

特点 Ⅰ. 8421码的每一位都象纯二进制数一样,具有标准的8、4、2、1 位权,所以这种二进制代码属于有权码 有权码。 有权码 Ⅱ. 在8421码中,仅使用了 0000 → 1001 这十个代码,分别用来表 示 0 → 9 这十个数码,而 1010 → 1111为禁用码 禁用码。 禁用码

有权的BCD码还有5421码,2421码,5211码等。 码 码 码

2. 余三码 .
余三码是由8421码加上 码加上3(0011)后得到的一种二进制代码。 码加上 。

特点 无权码。 Ⅰ. 由于余三码的每一个二进制位没有固定的位权,则属于无权码 无权码 Ⅱ. 在余三码中表示0和9、1和8、2和7、3和6以及4和5的码组之间 和 和 和 和 和 互为反码 反码。 反码

3. 循环码 格雷码 . 循环码(格雷码 格雷码)

特点 相邻两数的四位码组中,仅有一个码元不同 有一个码元不同。 Ⅰ. 表示任何相邻两数的四位码组 相邻两数的四位码组 有一个码元不同 这样从一个数过渡到相邻的另一个数时,只要改变其中的一个 码元即可,而不会瞬间出现许多别的码组,这样就尽可能地避免造 成逻辑差错。因此它是一种错误最小化代码 错误最小化代码。 错误最小化代码 无权码,又称为反射码 单位间距码 反射码和单位间距码 Ⅱ. 循环码也是一种无权码 无权码 反射码 单位间距码。

附3 循环码完全表
两位

三位

四位

循环码求法 某二进制代码 二进制代码为: 二进制代码

Bn ?1 Bn ? 2 LL B1 B0

其对应的循环码 对应的循环码为: Gn ?1Gn ? 2 LL G1G0 对应的循环码 其中 最高位保留—— 最高位保留 其他各位—— 其他各位

Gn ?1 = Bn ?1
Gi = Bi +1 ⊕ Bi

i ∈ {0,1,LL , n ? 2}

应用 为了表示多位 多位十进制数,可选用多组 多组BCD码,由高位到低位排 多位 多组 列起来,且组间留有空隙。 例1.4.1

759.24 D = ( 0111 0101 1001 . 0010 0100 )8421BCD

( 0110
例1.4.2

0011 1000 . 0111 0100 )8421BCD = 638.74 D

759.24 D = (1010 1000 1100 . 0101 0111)余3码

( 0110

0011 1000 . 0111 0100 )余三码 = 305.41D

例1.4.3

759.24 D = ( 0100 0111 1000 . 0011 0110 )循环码

( 0110
注意

0011 1000 . 0111 0100 )循环码 = 429.57 D

BCD码与纯二进制数之间的区别,它们之间不能直接转换,必 十进制数为桥梁。 须以十进制数 十进制数 即: BCD码 ? 码 十进制数

? 二进制数

二、右移码

特点 相邻两数的码组中仅有一个码元不同 Ⅰ. 表示任何相邻两数的码组 仅有一个码元不同 相邻两数的码组 仅有一个码元不同。 右移码是另一种错误最小化代码 错误最小化代码。 错误最小化代码 状态的改变来区别 0 → 9 Ⅱ. 它是由五个码元构成一个码组,仅以状态的改变 状态的改变 这十个数码。也是一种无权码 无权码。 无权码

附4 常用二进制代码一览表

三、误差检测码
发现错误、并纠正错误 我们把具有发现错误 并纠正错误 发现错误 并纠正错误能力的代码称为误差检测码。 最常见的误差检测码是奇偶校验码 奇偶校验码。 奇偶校验码 它的编码方法 编码方法是在信息码的基础上额外加上一位监督码元。 编码方法 监督码元 +信息码 信息码

增加监督码元后,使得整个码组中码元为“1” 的个数是奇数 或偶数。若为奇数,称为奇校验码 奇校验码;若为偶数,称为偶校验码 偶校验码。 奇校验码 偶校验码

四、字符数字代码
字符数字代码是用来表示文字、符号和数字的一种代码。 最常见的字符数字代码有ASCⅡ码,ASCⅡ码全称为美国信息 Ⅱ 美国信息 交换标准码;一般为八位代码,其中第八位为奇偶校验码,其他七 交换标准码 位表示信息。

返回

第二章 逻辑代数基础
? ? ? ? ? 基 本 逻 辑 运 算 逻辑代数的基本定律和规则 逻辑代数公式法化简 逻辑函数的表示方法 逻 辑 函 数 的 卡 诺 图

返回

§2·1

基本逻辑运算

逻辑代数是1847年由英国数学家乔治.布尔首先研究出来的,所 以又称之为布尔代数 布尔代数;由于逻辑代数研究的只是两值变量的运算规 布尔代数 律,因此又被叫做两值代数 两值代数;1938年逻辑代数被直接应用于开关电 两值代数 路,也被称为开关代数 开关代数。 开关代数 逻辑代数与普通代数相比较,虽然它也是用字母来表示变量, 但是逻辑代数中的变量 变量(逻辑变量)的取值只能是 或1,没有第三 的取值只能是0或 变量 的取值只能是 种的可能。 而且,逻辑代数中的0和1不再表示具体的数值大小,而只是表 示两种不同的逻辑状态 状态,即事件的是非、真假;电位的高低;信号 状态 的有无;以及电路的导通和断开等。

一、逻辑函数
在数字电路中,如果它的一组输入变量与某一个输出变量之间 存在着确定的对应关系 确定的对应关系,即当输入变量取某一组值时,输出变量就 确定的对应关系 有一个确定的值与之相对应,则称该输出变量是此组输入变量的一 个逻辑函数。 逻辑函数表达式 逻辑函数表达式的一般形式为:

F = f ( x1,x2, ,xn ) L
L 上式中 F 为输出变量, x1,x2, ,xn 为输入变量,它们的取 值都只能是0和1两种; f 就是一定的逻辑对应关系。

二、基本逻辑运算
在数字电路中最基本的逻辑关系有“与”、“或”和“非” 与 或 非 三种,对应于逻辑代数中“与”、“或”和“非”这三种最基本的 函数关系,又称为三种基本逻辑运算。

1. “与”逻辑运算 .
L 所谓“与”运算就是仅当决定事件发生的所有条件 ( A,B, ) 所有条件 均具备时,事件 F 才可发生 运算,又称 均具备 事件 才可发生。这种因果关系叫做“与”运算 “ 逻辑乘。 为逻辑乘 逻辑乘
如下图所示关系。

逻辑函数表达式 逻辑函数表达式为: 表示“与”运算的逻辑函数表达式 逻辑函数表达式

F=AB = AB

(公式2.1.1) 公式 )

公式2.1.1中“·”为“与”运算符号,可以省略 · 省略。 省略

真值表( 真值表 Truth table)
用来表示逻辑函数中各逻辑变量 逻辑变量(包括输入和输出变量)之间 之间 逻辑变量 相互关系的表格叫做真值表。 相互关系 真值表的左边 输入变量 左边是输入变量 取值组合,右边 左边 输入变量所有可能的取值组合 右边 取值组合 右边是每一种 输出结果。 取值组合所对应的输出结果 输出结果 由于真值表列出了所有可能的输入组合下逻辑运算的结果,所 以一个逻辑函数只可能有唯一 唯一的真值表,因此它可以完全确定逻辑 唯一 运算的规律。

“与”运算的真值表

?

表2.1.2—1

假设用1表示开关闭合或灯亮;用0表示开关不闭合或灯不亮, “与”运算的真值表如表2.1.2—1所示。 表

“与”运算的规则 基本规则 推广

0 0 = 0, 1 = 0, 0 = 0, 1 = 1 0 1 1 A 0 = 0,A 1 = A,A A = A

“与”门及其逻辑符号 在数字电路中,用来实现“与”运算的单元门电路叫做“与” “ 门(AND gate)。 “与”门的逻辑符号 图2.1.2—1所示。 逻辑符号如图 逻辑符号

图2.1.2—1

推广 “与”运算的概念可以扩大应用于任意多个输入变量。 三变量“ 三变量“与”运算

F = A B C = ABC

n变量“与”运算 变量“ 变量

F = X1 X 2 L X n = X1 X 2 L X n

2. “或”逻辑运算 .
L 所谓“或”运算就是在决定事件发生的所有条件 ( A,B, ) 中只要有一个或一个以上的条件具备 一个或一个以上的条件具备时,事件 F 便可发生 一个或一个以上的条件具备 事件 便可发生。这种因 果关系叫做“或”运算 运算,又称为逻辑加 逻辑加。 “ 逻辑加
如下图所示关系。

逻辑函数表达式 表示“或”运算的逻辑函数表达式 逻辑函数表达式为: 逻辑函数表达式

F = A+ B

(公式2.1.2) 公式 )

公式2.1.2中“+”为“或”运算符号,不可以省略。

“或”运算的真值表

?

表2.1.2—2

“或”运算的真值表如表2.1.2—2所示。 表

“或”运算的规则 基本规则 推广

0 + 0 = 0,0 + 1 = 1,1 + 0 = 1,1 + 1 = 1
A + 0 = A,A + 1 = 1,A + A = A

“或”门及其逻辑符号 在数字电路中,用来实现“或”运算的单元门电路叫做“或” “ 门(OR gate) 。 “或”门的逻辑符号 图2.1.2—2所示。 逻辑符号如图 逻辑符号

图2.1.2—2

推广 同样“或”运算的概念也可以扩大应用于任意多个输入变量。 三变量“ 三变量“或”运算

F = A+ B+C

n变量“或”运算 变量“ 变量

F = X1 + X 2 + L + X n

3. “非”逻辑运算 .
所谓“非”运算就是当条件不具备 条件不具备时,事件 F 才可发生。这种 条件不具备 因果关系叫做“非”运算 运算,又称为逻辑非 逻辑非,也叫逻辑求反 逻辑求反。 “ 逻辑非 逻辑求反 如下图所示关系。

逻辑函数表达式 表示“非”运算的逻辑函数表达式 逻辑函数表达式为: 逻辑函数表达式

F=A

(公式2.1.3) 公式 )

公式2.1.3中“-”为“非”运算符号,式2.1.3读作 F 等于 A 的 - 非,或读作 F 等于 A 的反。

“非”运算的真值表

?

表2.1.2—3

“非”运算的真值表如表2.1.2—3所示。 表

“非”运算的规则 基本规则 推广

0 = 1,1 = 0

A A = 0,A + A = 1,A = A

“非”门及其逻辑符号 在数字电路中,用来实现“非”运算的单元门电路叫做“非” “ 门(NOT gate) 。 “非”门的逻辑符号 图2.1.2—3所示。 逻辑符号如图 逻辑符号

图2.1.2—3

国标与西文门电路逻辑符号对比图( 附1 国标与西文门电路逻辑符号对比图(一)

三、复合逻辑运算
任何逻辑运算都可用上述的“与”、“或”和“非”这三种基 本逻辑运算复合组成。

1. “与非”逻辑运算 . 与非”逻辑运算(NAND)
表示“与非”运算的逻辑函数表达式 逻辑函数表达式为: 逻辑函数表达式

F = A B = AB
“与非”门的逻辑符号 图2.1.3—1所示。 逻辑符号如图 逻辑符号

(公式2.1.4) 公式 )

图2.1.3—1

2. “或非”逻辑运算 . 或非”逻辑运算(NOR)
表示“或非”运算的逻辑函数表达式 逻辑函数表达式为: 逻辑函数表达式

F = A+ B
“或非”门的逻辑符号 图2.1.3—2所示。 逻辑符号如图 逻辑符号

(公式2.1.5) 公式 )

图2.1.3—2

3. “与或非”逻辑运算 . 与或非”逻辑运算(AND–OR–INVERT)
表示“与或非”运算的逻辑函数表达式 逻辑函数表达式为: 逻辑函数表达式

F = A B + C D = AB + CD
“与或非”门的逻辑符号 图2.1.3—3所示。 逻辑符号如图 逻辑符号

(公式2.1.6) 公式 )

图2.1.3—3

4. “异或”逻辑运算 . 异或”逻辑运算(Exclusive—OR)
相异时,函数输出为1;当 A 、B 两 当 A 、B 两输入变量取值相异 相异 输入变量取值相同 相同时,函数输出为0。这种因果关系叫“异或”逻 相同 辑运算。 逻辑函数表达式 表示“异或”运算的逻辑函数表达式 逻辑函数表达式为: 逻辑函数表达式

F = A ⊕ B = AB + A B
公式2.1.7中“ ⊕ ”为“异或”运算符号。

(公式2.1.7) 公式 )

“异或”运算的真值表 异或” “异或”运算的真值表如表2.1.3—1所示。 表

“异或”门逻辑符号 异或”

表2.1.3—1

“异或”门的逻辑符号 图2.1.3—4所示。 逻辑符号如图 逻辑符号

图2.1.3—4

5. “同或”逻辑运算 . 同或”逻辑运算(Exclusive—NOR)
当 A 、B 两输入变量取值相异 相异时,函数输出为0;当 A 、 两输 相异 B 相同时,函数输出为1。这种因果关系叫“同或”逻辑 入变量取值相同 相同 运算。 逻辑函数表达式 表示“同或”运算的逻辑函数表达式 逻辑函数表达式为: 逻辑函数表达式

F=A
公式2.1.8中“

B = AB + AB
”为“同或”运算符号。

(公式2.1.8) 公式 )

“同或”运算的真值表 同或” “同或”运算的真值表如表2.1.3—2所示。 表

“同或”门逻辑符号 同或”

表2.1.3—2

“同或”门的逻辑符号 图2.1.3—5所示。 逻辑符号如图 逻辑符号

图2.1.3—5

由上表可知,对于同样的输入 同样的输入,“异或”运算和“同或”运算 同样的输入 的输出结果 输出结果恰好相反 相反,即两者互反。 输出结果 相反

A⊕ B = A
或:

B

(公式2.1.9) 公式 )

A

B = A⊕ B

(公式2.1.9/) 公式

也就是说,“异或”等同于“同或非”;或者“同或”等同于 “异或”等同于“同或非” “同或” 异或非” “异或非”。

国标与西文门电路逻辑符号对比图( 附2 国标与西文门电路逻辑符号对比图(二)

返回

§2·2 逻辑代数的基本定律和规则
一、逻辑代数的基本定律 1. 交换律 .
A+ B = B + A A B=B A

2. 集合律 .

( A + B) + C = A + ( B + C ) ( A B) C = A ( B C )

3. 自等律 .
A+0 = A

A 1= A

4. 0—1律 . 律
A +1 = 1

A 0=0

5. 还原律 .
A= A

6. 互补律 .
A A=0
A+ A =1

7. 重叠律 .
A A= A

A+ A = A

8. 分配律 .
A ( B + C ) = AB + AC

( A + B )( A + C ) = A + BC

(公式2.2.1) 公式 )

9. 反演律 . 反演律——德·摩根定律 德
A+ B = A B A B = A+ B
(公式2.2.2) 公式 ) (公式2.2.3) 公式 )

逻辑函数相等 所谓逻辑函数相等,是指对于任意两个逻辑函数来说,

F1 = f1 ( x1,x2, ,xn ) L F2 = f 2 ( x1,x2, ,xn ) L

L 如果对于输入变量 x1,x2, ,xn 的任意一组取值组合 的任意一组取值组合,函数 F1 输出都相等,那么 F1 = F2 ;也就是说真值表相同的两逻辑函 和F2 的输出都相等 输出都相等 真值表相同的两逻辑函 数相等。 数相等

例2.2.1 1. . 证明 令

用真值表证明下列等式成立。

( A + B )( A + C ) = A + BC
F11 = ( A + B )( A + C )
F12 = A + BC

列真值表如下:

因此

F11 = F12

2. . 证明 令

A+ B = A B

F21 = A + B F22 = A B

列真值表如下:

因此

F21 = F22

3. . 证明 令

A B = A+ B

F31 = A B
F32 = A + B

列真值表如下:

因此

F31 = F32

二、逻辑代数的基本规则 逻辑代数的基本规则 1. 代入规则 .
逻辑等式中,如果将等式两边所有出现某一变量 某一变量的 在任意一个逻辑等式 逻辑等式 某一变量 用同一个逻辑函数去代入置换,那么等式仍然成立 等式仍然成立。这一规 位置都用同一个逻辑函数去代入置换 用同一个逻辑函数去代入置换 等式仍然成立 则就叫做代入规则。 代入规则主要应用于公式的推广 公式的推广。 公式的推广 例2.2.2 已知 F C = F + C ,若用 A B 代替等式中的 F ,那么根据代 入规则,则等式仍然成立。

A B C = F C = F +C = A B +C = A+ B +C
即:

A B C = A+ B +C

摩根定律推广到任意多个输 这样,利用代入规则我们就可以把摩根定律 摩根定律 入变量。 变量的“ 变量“ Ⅰ. 逻辑变量的“与非”等于变量“非”的“或”。 变量的 与非” 变量

X1 X 2 L X n = X1 + X 2 + L + X n

(公式2.2.2/) 公式

Ⅱ. 逻辑变量的“或非”等于变量“非”的“与”。 变量的“ 变量“ 变量的 或非” 变量

X1 + X 2 + L + X n = X1 X 2 L X n

(公式2.2.3/) 公式

2. 反演规则 .
对于任意一逻辑函数 F ,如果将函数F 中所有的 逻辑函数 所有的 运算符号“· 运算符号 ·”换成“+”,“+”换成“·”; · 常量“0”换成“1”,“1”换成“0”; 常量 原变量换成反变量 反变量 反变量,反变量 原变量, 原变量 反变量 反变量换成原变量 原变量 所得到的是原函数 F 的反函数 F 。这就是反演规则。 反函数 很显然,利用反演规则,很容易就可求得任一逻辑函数的反函 反函 数。

Ⅰ. Ⅱ. Ⅲ.

注意事项 保持原式中运算符号的优先顺序。 Ⅰ. 在使用反演规则时,要保持原式中运算符号的优先顺序 保持原式中运算符号的优先顺序 “括号 括号”→“非”运算→“与”运算→“或”运算 括号 非 与 或 不是一个逻辑变量上的“ 应保持不变。 Ⅱ. 此外,不是一个逻辑变量上的“非”号,应保持不变 不是一个逻辑变量上的 例2.2.3 1. 1. 函数 X = A ? B + C D + EF ? 的反函数为 ? ?

(

)

X = A+ B C + D E + F

(

)(

)

2. 函数 Y = A + B + C + D + E 的反函数为 .

Y=ABC DE

3. 对偶规则 .
对于任意一逻辑函数 F ,如果将函数F 中所有的 逻辑函数 所有的 运算符号“· 运算符号 ·”换成“+”,“+”换成“·”; · 常量“0”换成“1”,“1”换成“0”; 常量 逻辑变量保持不变 变量保持不变, 变量保持不变 所得到的是原函数F 的对偶式 F /。这就是对偶规则。 对偶式

Ⅰ. Ⅱ. Ⅲ.

很显然,利用对偶规则,很容易就可求得任一逻辑函数的对偶 对偶 式。

注意事项 保持原式中运算符号的优先顺序。 Ⅰ. 在使用对偶规则时,要保持原式中运算符号的优先顺序 保持原式中运算符号的优先顺序 “括号 括号”→“非”运算→“与”运算→“或”运算 括号 非 与 或 例2.2.3 1. 函数 X = A B + C 的对偶式为 .

(

)

X / = A + BC
2. 函数 Y = A + B + C 的对偶式为 .

Y/ = A B C

结论1 结论 Ⅰ. 如果 F 的反函数为 F ,那么F 的反函数就是F ,所以 F 与 F 互为反函数。 互为反函数 即:

F=F
Ⅱ. 同样,如果 F 的对偶式为 F /,那么F / 的对偶式就是 F ,所以 F 与F / 互为对偶式。 互为对偶式 即:

F // = F

结论2 结论 逻辑函数相等,有 F1 = F2 ,那么它们的反函数相等 反函数相等。 Ⅰ. 如果两个逻辑函数相等 逻辑函数相等 反函数相等 即:

F1 = F2
对偶式也相等。 对偶式也相等 Ⅱ. 同样,它们的对偶式也相等 即:

F1/ = F2 /

三、逻辑代数的常用公式 1. 吸收律Ⅰ . 吸收律Ⅰ
A + AB = A
证明 (公式2.2.4) 公式 )

A + AB = A 1+ A B

= A (1 + B )

= A1
=A

公式2.2.4说明 说明,在一个“与或”表达式中,如果一个与项是另 公式 说明 一个与项的因子,那么另一个与项是多余的,可省。所以上式又称 为吸收律Ⅰ。 吸收律Ⅰ 吸收律 推广 Ⅰ. 它们的反演式 A A + B = A 成立。 反演式 Ⅱ. 它们的对偶式 A ( A + B ) = A 也成立。 对偶式

(

)

2. 合并律 .
AB + AB = A
证明 (公式2.2.5) 公式 )

AB + AB

= A B+B

(

)

= A1 =A

公式2.2.5说明 说明,在一个“与或”表达式中,如果两个与项分别 公式 说明 包含了一个变量的原变量和反变量,而这两个与项的剩余因子又都 相同,则可将这两个与项合并为一项,并保留相同的因子。上式又 称为合并律。 合并律。 合并律 推广 Ⅰ. 它们的反演式 A + B 反演式 Ⅱ. 它们的对偶式 A + B 对偶式

(

)( A + B ) = A 成立。

(

) ( A + B ) = A 也成立。

3. 吸收律Ⅱ . 吸收律Ⅱ
A + AB = A + B
证明 (公式2.2.6) 公式 )

A + AB = A + AB + AB
= A+ B

公式2.2.6说明 说明,在一个“与或”表达式中,如果一个与项的非 公式 说明 非 是另一个与项的因子,则该因子是多余的,可省。所以上式又称为 吸收律Ⅱ 吸收律Ⅱ。 推广 Ⅰ. 它们的反演式 A A + B = AB 成立。 反演式 Ⅱ. 它们的对偶式 对偶式 也成立。

( ) A ( A + B ) = AB

4. 冗余律 .
AB + AC + BC = AB + AC
证明 (公式2.2.7) 公式 )

AB + AC + BC

= AB + AC + A + A BC

(

)

= AB + AC + ABC + ABC
= AB + AC

推论

AB + AC + BCX = AB + AC
证明

(公式2.2.7/) 公式

AB + AC + BCX = AB + AC + BC + BCX = AB + AC + BC = AB + AC
公式2.2.7和公式 和公式2.2.7/说明 说明,在一个“与或”表达式中,如果两 公式 和公式 个与项分别包含了一个变量的原变量和反变量,而这两个与项的剩 余因子又都是第三个与项的因子,或构成第三个与项,那么第三个 与项是多余的,可省。所以上两式又称为冗余律 冗余律,也叫添加律 添加律。 冗余律 添加律

例2.2.5 证明等式 AB + AB = AB + AB 成立。 证明

AB + AB = AB AB

= A+ B

(

) ( A + B)

= AA + AB + AB + BB = AB + AB
所以等式成立 等式成立。 等式成立

四、“异或”运算的公式 异或” 1. 基本公式 .
A ⊕ 0 = A,A ⊕ 1 = A,A ⊕ A = 0,A ⊕ A = 1

2. 交换律 .
A⊕ B = B ⊕ A

3. 集合律 .
A⊕ B ⊕C = A⊕(B ⊕C)

4. 分配律 .
A ( B ⊕ C ) = ( AB ) ⊕ ( AC )
证明 等式左边 A ( B ⊕ C ) 等式右边 ( AB ) ⊕ ( AC )

= A BC + BC

(

)

= AB AC + AB AC
= A + B AC + AB A + C
= ABC + ABC

= ABC + ABC

(

)

(

)

所以等式成立 等式成立。 等式成立

5. 因果互换律 .
Ⅰ. 如果 则

A⊕ B = C A⊕C = B B⊕C = A

证明

A⊕ B = C ? B ⊕C = A

QA⊕ B = C ∴A ⊕ B ⊕ C = C ⊕ C
A⊕ B ⊕C = 0 A⊕ A⊕ B ⊕C = A⊕0 0⊕ B⊕C = A B⊕C = A

Ⅱ. 如果 0 ⊕ B ⊕ C ⊕ D = A 则

A⊕0⊕C ⊕ D = B

A⊕ B ⊕0⊕ D = C A⊕ B ⊕C ⊕0 = D A⊕ B ⊕C ⊕ D = 0
证明

0⊕ B ⊕C ⊕ D = A ? A⊕ B ⊕C ⊕0 = D

Q0 ⊕ B ⊕ C ⊕ D = A
∴A ⊕ 0 ⊕ B ⊕ C ⊕ D = A ⊕ A
A⊕ B ⊕C ⊕ D = 0 A⊕ B ⊕C ⊕ D ⊕ D = 0⊕ D
A⊕ B ⊕C ⊕0 = D

6. 多变量的“异或”运算 . 多变量的“异或”
0⊕0 = 0

1⊕1 = 0 1⊕1⊕1 = 1 1⊕1⊕1⊕1 = 0

0⊕0⊕0 = 0
0⊕0⊕0⊕0 = 0

在多变量的“异或”运算中,如果变量值为 多变量的“异或”运算中 变量值为1的个数是奇数 奇数, 多变量的 变量值为 奇数 则“异或”运算的结果为1;如果变量值为1的个数是偶数 偶数,那么 偶数 “异或”运算的结果为0;而与变量值为0的个数无关。

五、“同或”运算的公式 同或”
因为 A

B = A B + AB 其对偶式为

( A + B) ( A + B)
= AA + AB + AB + B B
= A⊕ B
这样,“同或”运算与“异或”运算既是互为反函数 互为反函数,又是互 互为反函数 互 为对偶式。因此,“同或”运算的公式可由“异或”运算公式利用 为对偶式 对偶规则推导出来。

1. 基本公式 .
A ⊕ 0 = A,A ⊕ 1 = A,A ⊕ A = 0,A ⊕ A = 1
A 1 = A,A 0 = A,A A = 1,A A=0

2. 交换律 .
A⊕ B = B ⊕ A
A B=B A

3. 集合律 .
A⊕ B ⊕C = A⊕(B ⊕C) A B C=A

(B

C)

4. 分配律 .

A ( B ⊕ C ) = ( AB ) ⊕ ( AC ) A+(B C ) = ( A + B)

( A+C) ( A + B) ( A + C )

证明 等式左边 A + ( B

C)

等式右边

= A + BC + BC

= A + B A + C + ( A + B )( A + C )

= AB AC + A + BC
= ABC + A + BC = BC + A + BC
所以等式成立 等式成立。 等式成立

5. 因果互换律 .
Ⅰ. 如果 A 则

B=C C=B

A

B
Ⅱ. 如果 1 则

C=A
B C D=A

A 1 C A A
A

D=B D=C 1= D
D =1

B B
B

1 C
C

6. 多变量的“同或”运算 . 多变量的“同或”
1 1=1
1 1 1=1 0

0
0

0 =1
0=0

1 1 1 1=1

0

0

0

0 =1

在多变量的“同或”运算中,如果变量值为 多变量的“同或”运算 变量值为0的个数是奇数 奇数, 多变量的 变量值为 奇数 则“同或”运算的结果为0;如果变量值为0的个数是偶数 偶数,那么 偶数 “同或”运算的结果为1;而与变量值为1的个数无关。

例2.2.6 证明等式 AB ( A ⊕ B ⊕ C ) = ABC 成立。 证明

AB ( A ⊕ B ⊕ C )

= ABA ⊕ ABB ⊕ ABC = AB ⊕ AB ⊕ ABC = 0 ⊕ ABC = ABC

例2.2.7 证明等式 A ⊕ B ⊕ C = A ⊕ B ⊕ C 成立。 证明

A⊕ B ⊕C
= ( A ⊕ B) C

= ( A ⊕ B) ⊕ C
= A⊕ B ⊕C

返回

§2·3 逻辑函数的公式法化简
一个逻辑函数可以有不同形式的表达式 不同形式的表达式。 不同形式的表达式 与或”式 Ⅰ. “与或 与或 Ⅱ. “或与 或与”式 或与 与非— Ⅲ. “与非—与非 与非 与非”式

F = A B+ A C

F = A+ B

(

) ( A+C)
AC

F=AB
与或非”式 Ⅳ. “与或非 与或非

F = A B+ A C
或非— Ⅴ. “或非—或非 或非 或非”式

F = A+ B + A+C

一、逻辑函数的最简表达式及其相互转换 1. 最简“与或”式 . 最简“与或”
所谓最简“与或”式是指逻辑函数表达式中与项的个数最少 与项的个数最少, 与项的个数最少 而且每个与项中相与的变量的个数也最少 与项中相与的变量的个数也最少的“与或”表达式。 与项中相与的变量的个数也最少 如: F = AB + AC 是最简“与或”式。

2. 最简“与非—与非”式 . 最简“与非—与非”
所谓最简“与非—与非”式是指逻辑函数表达式中非号的个数 非号的个数 最少,而且每个非号下面相与的变量的个数也最少 每个非号下面相与的变量的个数也最少的“与非—与非 最少 每个非号下面相与的变量的个数也最少 ”表达式。 如: F = AB AC 是最简“与非—与非”式。

F = AB + AC

= AB + AC = AB AC
在逻辑函数的最简“与或”式的基础上;两次取反 “与或” 两次取反;再利用摩 两次取反 利用摩 根定律去掉最下面的一个非号,便可得到该逻辑函数的最简“与 根定律去掉最下面的一个非号 非—与非”式。

3. 最简“或与”式 . 最简“或与”
所谓最简“或与”式是指逻辑函数表达式中或项的个数最少 或项的个数最少, 或项的个数最少 而且每个或项中相或的变量的个数也最少 每个或项中相或的变量的个数也最少的“或与”表达式。 每个或项中相或的变量的个数也最少 如: F = A + B

(

) ( A + C ) 是最简“或与”式。
F = AB + AC
F = A+ B A+C = AC + AB
F = A+ B ( A+ C)

(

)(

)

= AA + AC + AB + BC

(

)

在逻辑函数反函数 反函数的最简“与或”式的基础上;利用反演规则 利用反演规则, 反函数 “与或” 利用反演规则 可以直接写出该逻辑函数的最简“或与”式。

4. 最简“或非—或非”式 . 最简“或非—或非”
所谓最简“或非—或非”式是指逻辑函数表达式中非号的个数 非号的个数 最少,而且每个非号下面相或的变量的个数也最少 每个非号下面相或的变量的个数也最少的“或非—或非” 最少 每个非号下面相或的变量的个数也最少 表达式。 如: F = A + B + A + C 是最简“或非—或非”式。

F = A+ B ( A+ C)

(

)

= A+ B ( A+C) = A+ B + A+C
在逻辑函数最简“或与”式的基础上;两次取反 “或与” 两次取反;再利用摩根 利用摩根 两次取反 利用 定律去掉最下面的非号 去掉最下面的非号;便可得到该逻辑函数的最简“或非—或非” 定律去掉最下面的非号 式。

(

)

5. 最简“与或非”式 . 最简“与或非”
所谓最简“与或非”式是指逻辑函数表达式中在非号下面相或 非号下面相或 的与项的个数最少,而且每个与项中相与的变量的个数也最少 每个与项中相与的变量的个数也最少的 的与项的个数最少 每个与项中相与的变量的个数也最少 “与或非”表达式。 如: F = AB + AC 是最简“与或非”式。

F = AB + AC

F = AB + AC
在逻辑函数反函数 反函数的最简“与或”式的基础上;可以求反 求反直接 反函数 “与或” 求反 写出该逻辑函数的最简“与或非”式。

逻辑函数表达式转换图

从上面的讨论中,我们不难发现,只要得到了逻辑函数的最简 “与或 式,再利用摩根定律 反演规则 与或”式 摩根定律或反演规则 与或 摩根定律 反演规则就可以得到逻辑函数的其 它几种形式的最简式。 其次,上面的转换方法不仅对最简式成立,对于一般式也成立 对于一般式也成立。 对于一般式也成立

同样,由于每一个表达式的繁简程度不同,导致相应电路的复 杂程度也不同。但是在实际应用过程中,我们总是希望电路越简单 越好,所以在逻辑电路的设计过程中,要简化逻辑函数,以便得到 逻辑函数的最简表达式。 其次,逻辑函数的最简“与或”式最优先 最简“ 最简 与或”式最优先。

二、逻辑函数的公式法化简 1. 合并项法 .
利用合并律 AB + AB = A ,将两个与项合并成一项,并消去多 消去多 余的与项和变量。 余的与项和变量 例2.3.1 化简下列逻辑函数。 1. .

F1 = ABC + A BC

= AB

2. .

F2 = ABC + AB + ABC

= AB + AB

=B
3. .

F3 = AB + ABC + AC
= ABC + A B + C

(

)

= ABC + ABC =A

2. 吸收法 .
利用吸收律Ⅰ 吸收律Ⅱ 利用吸收律Ⅰ A + AB = A ;或吸收律Ⅱ A + AB = A + B ,消 吸收律 消 去多余的与项 因子。 与项或因子 去多余的与项 因子 例2.3.2 化简下列逻辑函数。 1. 1.

F4 = AB + AD + BE

= A + B + AD + BE = A+ B

2. .

F5 = AX + AB + BX

= AB + A + B X
= AB + ABX
= AB + X
3. .

(

)

F6 = AB + ABC + AB + ABC
= A ⊕ B + AB + AB C = A⊕ B +(A B)C

(

)

= A⊕ B +C
= AB + AB + C

3. 配项法 .
利用逻辑代数的冗余律 公式 X + X = 1 ,给某个逻辑函数表 冗余律或公式 冗余律 达式增加适当的多余项,进而消去原来函数中的某些项,从而达到 化简逻辑函数的目的。 例2.3.3 化简逻辑函数 F7 = AB + BC + AB + BC 方法1 方法

F7 = AB + BC + AB + BC
= AB + BC + AB C + C + A + A BC

(

) (

)

= AB + BC + ABC + ABC + ABC + ABC = AB + BC + AC

方法2 方法

F7 = AB + BC + AB + BC

= AB + BC + AB + BC + AC
= A B + BC + AB + AC = AB + BC + AC

在实际解题的过程中,单独运用某一公式或定律求出逻辑函数 的最简“与或”式几乎是不可能的,往往需要综合利用 综合利用各种公式和 综合利用 定律。 例2.3.4 化简逻辑函数

F8 = AD + AD + AB + AC + BD + ACE + BE + DE F8 = AD + A D + AB + AC + BD + ACE + BE + DE

= A + AB + AC + BD + ACE + BE + DE = A + C + BD + BE + DE = A + C + BD + BE

返回

§2·4 逻辑函数的表示方法
根据逻辑函数的不同特点,可以用真值表 逻辑函数表达式 真值表、逻辑函数表达式 真值表 逻辑函数表达式、 卡诺图、逻辑电路图 波形图等方法来表示同一个逻辑函数。 逻辑电路图和波形图 卡诺图 逻辑电路图 波形图

一、真值表
用来表示逻辑函数中各逻辑变量 逻辑变量(包括输入和输出变量)之间 逻辑变量 相互关系的表格叫做真值表。 相互关系 在真值表中,左边 输入变量各种可能的取值组合 左边是输入变量 取值组合,而右边 右边是 左边 输入变量 取值组合 右边 每一种取值组合所对应的函数结果 函数结果。 函数结果 由于每一个输入变量只有0、1这两种取值,这样 n 个输入变量 就有 2n 种可能的取值组合 种可能的取值组合。

例2.4.1 1. .

列出下列逻辑函数的真值表。

F1 = AB + C

2.

F2 = AB + BC + CA

注意 在列逻辑函数的真值表时,一定要注意逻辑函数表达式自身的 逻辑函数表达式自身的 特点。 特点

3.

F3 = AB + BC + AC

二、逻辑函数表达式
用“与”、“或”和“非”等逻辑运算符号连接 逻辑运算符号连接逻辑函数中各 逻辑运算符号连接 个输入变量 输入变量来表示确定逻辑关系的有意义的代数式 有意义的代数式,就叫做逻辑函 输入变量 有意义的代数式 数表达式。

在这里,我们重点介绍标准“与或”式和标准“或与”式。 标准“与或” 标准“ 标准 标准 或与”

1. 标准“与或”式 . 标准“与或” 标准“与或” ①. 真值表 ? 标准“与或”式
在一个逻辑函数的真值表 真值表中, 真值表 Ⅰ. 选择那些使函数输出值为 的输入变量的取值组合; 函数输出值为1的输入变量的取值组合 函数输出值为 的输入变量的取值组合 Ⅱ. 每一个使函数输出值为1的输入变量的取值组合都可以写成一 与项; 个与项 与项 变量值为1的写成原变量 变量值为0的写成反变量 Ⅲ. 其中变量值为 的写成原变量 变量值为 的写成反变量 变量值为 的写成原变量,变量值为 的写成反变量; 与项相或 Ⅳ. 再将这些与项相或 与项相或起来, 就可以得到该逻辑函数的标准“与或”式。 任何一个逻辑函数的标准“与或”式都是唯一 唯一的。 唯一

例2.4.2 1. .

写出下列真值表所表示的逻辑函数的标准“与或” 式。

F1 = ABC + ABC + ABC + ABC

2. .

F2 = ABC + ABC + ABC

在逻辑函数的标准“与或”式中,所有的与项都具有标准的形 式,这种标准的与项 标准的与项,我们称之为最小项 最小项。 标准的与项 最小项

②. 最小项
在逻辑函数表达式中,如果一个与项 与项 所有的输入变量; Ⅰ. 包含了所有的输入变量 所有的输入变量 以原变量或者反变量的形式作为与项的一个 Ⅱ. 每一个输入变量都以原变量或者反变量的形式 以原变量或者反变量的形式 因子在与项中出现一次,而且仅仅出现一次 仅仅出现一次, 仅仅出现一次 那么称该与项是所有输入变量的一个最小项。

Ⅰ. 两个输入变量 ( A,B ) 有4个最小项:

AB,AB,AB, AB
Ⅱ. 三个输入变量 ( A,B,C )有8个最小项:

ABC,ABC,ABC,ABC, ABC,ABC,ABC,ABC
个输入变量来说,共有 2n 个最小项 个最小项。 Ⅲ. 这样对于 n 个输入变量

X n ?1 X n ? 2 L X 0,L, n ?1 X n ? 2 L X 0 X

性质 每一个最小项都对应了输入变量的一组取值组合, Ⅰ. 逻辑函数的每一个最小项都对应了输入变量的一组取值组合 每一个最小项都对应了输入变量的一组取值组合 对于任意一个最小项来说,只有对应的那组输入变量的取值组合使 使 该最小项的值为1,而对于输入变量的其他取值组合,该最小项的 该最小项的值为 值都为0; Ⅱ. 输入变量的任意两个最小项的与恒为0; 任意两个最小项的与恒为 任意两个最小项的 所有最小项的或 Ⅲ. 输入变量的所有最小项的或恒为1。 所有最小项的 恒为1

为了叙述和书写的方便,通常要对最小项进行编号。 编号 把与最小项对应的,即使最小项值为1的那一组输入变量的取 值组合当作是一个纯二进制数,而该二进制数所对应的十进制数, 就是此最小项的编号。

例2.4.3 1. .

写出下列逻辑函数的最小项表达式。

F1 = AB + BC + AC
= AB C + C + A + A BC + A B + B C

(

) (

)

(

)

= ABC + ABC + ABC + ABC + ABC + ABC
= ABC + ABC + ABC + ABC

F1 ( A,B,C ) = m3 + m5 + m6 + m7 F1 ( A,B,C ) = ∑ m ( 3,6,) 5, 7

2. .

F2 = A + B + C

(

)( A + B + C )

= A+ B +C + A+ B +C
= ABC + ABC

F2 ( A,B,C ) = m2 + m6
F2 ( A,B,C ) = ∑ m ( 2,) 6

③. 逻辑函数反函数的标准“与或”式 逻辑函数反函数的标准“与或” 反函数的标准
在一个逻辑函数的真值表 真值表中, 真值表 函数输出值为0 Ⅰ. 选择那些使函数输出值为0的输入变量的取值组合 函数输出值为 的输入变量的取值组合; Ⅱ. 每一个使函数输出值为0的输入变量的取值组合都可以写成一 个与项 与项; 与项 变量值为1 变量值为0 Ⅲ. 其中变量值为1的写成原变量 变量值为0的写成反变量 变量值为 的写成原变量,变量值为 的写成反变量; 与项相或 Ⅳ. 再将这些与项相或 与项相或起来, 就可以得到该逻辑函数反函数 反函数的标准“与或”式。 反函数

例2.4.4

写出真值表所示逻辑函数反函数的最小项表达式。

F3 = ABC + ABC + ABC + ABC
F3 ( A,B,C ) = ∑ m ( 0, 5,) 4, 6

2. 标准“或与”式 . 标准“或与”
F = ABC + ABC + ABC + ABC + ABC
F ( A,B,C ) = ∑ m (1, 3, 7 ) 2, 4,

F ( A,B,C ) = ∑ m ( 0, 6 ) 5,
F = ABC + ABC + ABC
F = ( A+ B + C) A+ B + C

(

) ( A+ B + C)

①. 真值表 ? 标准“或与”式 标准“
在一个逻辑函数的真值表 真值表中, 真值表 函数输出值为0 Ⅰ. 选择那些使函数输出值为0的输入变量的取值组合 函数输出值为 的输入变量的取值组合; Ⅱ. 每一个使函数输出值为0的输入变量的取值组合都可以写成一 个或项 或项; 或项 变量值为0 变量值为1 Ⅲ. 其中变量值为0的写成原变量 变量值为1的写成反变量 变量值为 的写成原变量,变量值为 的写成反变量; 或项相与起来, Ⅳ. 再将这些或项相与 或项相与 就可以得到该逻辑函数的标准“或与”式。 任何一个逻辑函数的标准“或与”式都是唯一 唯一的。 唯一

在逻辑函数的标准“或与”式中,所有的或项都具有标准的形 式,这种标准的或项 标准的或项,我们称之为最大项 最大项。 标准的或项 最大项

②. 最大项
在逻辑函数表达式中,如果一个或项 或项 所有的输入变量; Ⅰ. 包含了所有的输入变量 所有的输入变量 以原变量或者反变量的形式作为或项的一个 Ⅱ. 每一个输入变量都以原变量或者反变量的形式 以原变量或者反变量的形式 因子在或项中出现一次,而且仅仅出现一次 仅仅出现一次, 仅仅出现一次 那么称该或项是所有输入变量的一个最大项。

Ⅰ. 两个输入变量 ( A,B ) 有4个最大项:

( A + B ),( A + B ),( A + B ),( A + B )
Ⅱ. 三个输入变量 ( A,B,C )有8个最大项:

( A + B + C ),( A + B + C ),( A + B + C ),( A + B + C ), ( A + B + C ),( A + B + C ),( A + B + C ),( A + B + C )
个输入变量来说,共有 2n 个最大项 个最大项。 Ⅲ. 这样对于 n 个输入变量

(X

n ?1

+ X n ? 2 + L + X 0 ,L, X n ?1 + X n ? 2 + L + X 0 ) (

)

性质 每一个最大项都对应了输入变量的一组取值组合, Ⅰ. 逻辑函数的每一个最大项都对应了输入变量的一组取值组合 每一个最大项都对应了输入变量的一组取值组合 对于任意一个最大项来说,只有对应的那组输入变量的取值组合使 使 该最大项的值为0,而对于输入变量的其他取值组合,该最大项的 该最大项的值为 值都为1; Ⅱ. 输入变量的任意两个最大项的或恒为1; 任意两个最大项的或恒为 任意两个最大项的 所有最大项的与 Ⅲ. 输入变量的所有最大项的与恒为0。 所有最大项的 恒为0

为了叙述和书写的方便,通常也要对最大项进行编号。 编号 把与最大项对应的,即使最大项值为0的那一组输入变量的取 值组合当作是一个纯二进制数,而该二进制数所对应的十进制数, 就是此最大项的编号。

F ( A,B,C ) = ∑ m (1, 3, 7 ) 2,4,
F ( A,B,C ) = ∑ m ( 0, 6 ) 5,

F = ABC + ABC + ABC

F = ( A+ B + C) A+ B + C

(

) ( A+ B + C)

F ( A,B,C ) = ∏ M ( 0, 6 ) 5,
结论1 结论 逻辑函数标准“或与”式中最大项的编号 最大项的编号和该逻辑函数反函数 最大项的编号 反函数 标准“与或”式中的最小项的编号相同 最小项的编号相同。 最小项的编号相同

例2.4.5

写出逻辑函数 F1 = AB + BC + AC 的最大项表达式。

F1 ( A,B,C ) = ∑ m ( 3,6,) 5, 7
F1 ( A,B,C ) = ∑ m ( 0,2,) 1, 4

F1 ( A,B,C ) = ∏ M ( 0,2,) 1, 4
F1 = ( A + B + C ) A + B + C

(

) ( A+ B + C) ( A+ B + C)

三、逻辑电路图
逻辑电路图是由表示逻辑运算门电路的逻辑符号以及它们之间 进行连接、组合而构成的图形,简称为逻辑图 逻辑图。 逻辑图

1. 函数表达式 ? 逻辑图 .
例2.4.6 画出逻辑函数 Y = A ( B + C )的逻辑图。

例2.4.7

画出逻辑函数 L = AB + AB 的逻辑图。

例2.4.8

画出逻辑函数 Y = A + B + A + B

的逻辑图。

2. 逻辑图 ? 函数表达式 .
例2.4.9 写出下面逻辑图所示逻辑函数的表达式。

Y = ABC + A + BC + C

例2.4.10

写出下面逻辑图所示逻辑函数的表达式。

F = ABC + ABC + ABC + ABC

例2.4.11

写出下面逻辑图所示逻辑函数的表达式。

F = ( A + B ) BC + AC

(

)

四、波形图
波形图是真值表的一种变形形式 变形形式,它是用矩形波 脉冲 的形 矩形波(脉冲 变形形式 矩形波 脉冲)的形 输入变量的取值组合与输出结果之间对应关系的。 输入变量的取值组合与输出结果之间对应关系 式来表示逻辑函数输入变量的取值组合与输出结果之间对应关系

1. 真值表 ? 波形图 .
例2.4.12 画出以下真值表所示逻辑函数的波形图。

如果用高电平表示变量值“1”,用低电平表示变量值“0”, 高电平表示变量值“ ” 低电平表示变量值“ ” 高电平表示变量值 低电平表示变量值 该逻辑函数的波形图如下。

2. 波形图 ? 真值表 .
例2.4.13 列出以下波形图所示逻辑函数的真值表。

如果用变量值“1”表示高电平 变量值“ ”表示高电平,用变量值“0”表示低电平 变量值“ ”表示低电平, 变量值 变量值 该逻辑函数的真值表如下。

五、正逻辑与负逻辑 1. 正逻辑 .
所谓正逻辑就是用“1” 表示条件满足或事件发生 用“0” 用 ” 表示条件满足或事件发生;用 ” 表示条件不满足或事件没有发生。 表示条件不满足或事件没有发生

2. 负逻辑 .
所谓负逻辑就是用“0” 表示条件满足或事件发生 用“1” 用 ” 表示条件满足或事件发生;用 ” 表示条件不满足或事件没有发生。 表示条件不满足或事件没有发生

3. 基本逻辑运算的正、负逻辑表示 . 基本逻辑运算的正、

运算的 Ⅰ. “与”运算的正、负逻辑表示 正逻辑 表示 ?

F=AB

? 负逻辑 表示
结论1 结论

F = A+ B

正逻辑的“与”运算等同于负逻辑 与 负逻辑的“或”运算。 正逻辑 负逻辑 或

运算的 Ⅱ. “或”运算的正、负逻辑表示 正逻辑 表示 ?

F = A+ B

? 负逻辑 表示
结论2 结论

F=AB

正逻辑的“或”运算等同于负逻辑 或 负逻辑的“与”运算。 正逻辑 负逻辑 与

运算的 Ⅲ. “非”运算的正、负逻辑表示 正逻辑 表示 ?

F=A

? 负逻辑 表示
结论3 结论 “非”运算的正、负逻辑表示不作区分 非 正 负逻辑表示不作区分。

F=A

4. 逻辑函数的正、负逻辑表示 . 逻辑函数的正、
逻辑函数的正、负逻辑表达式满足对偶规则。 正 负逻辑表达式满足对偶规则 例2.4.14 写出逻辑函数 F = AC + AB 的负逻辑表达式。 负逻辑表达式为: F = A + C

(

) ( A + B)

= AB + AC

? 负逻辑 表示

返回

§2·5 逻辑函数的卡诺图
卡诺图是真值表的另一种变形形式 变形形式,它是用方格图来表示逻辑 变形形式 函数的。逻辑函数可以表示成最小项之和的形式,而在卡诺图中, 每一个小方格就代表了逻辑函数的一个最小项。 每一个小方格就代表了逻辑函数的一个最小项

一、卡诺图(Karnaugh maps) 卡诺图
将 n 个输入变量的全部最小项 共2n 个 各用一个小方格表示, 并使逻辑相邻的最小项所对应的小方格在几何位置上也相邻地排列 逻辑相邻的最小项所对应的小方格在几何位置上也相邻地排列 起来,这样所得到的图形就叫做 n 输入变量的卡诺图 输入变量的卡诺图。

(

)

逻辑相邻 如果输入变量的两个最小项中除一个变量不同 相反 一个变量不同(相反 一个变量不同 相反)外,而 其余的变量都相同,那么这两个最小项在逻辑上是相邻的。 其余的变量都相同 如,输入变量 ( A,B,C,D ) 的最小项 ABCD 与 ABC D 是 逻辑相邻的。 几何相邻 卡诺图中小方格的几何相邻包括以下三种情况: 一是相接 相接——紧挨着 紧挨着的小方格; 相接 紧挨着 二是相对 相对——任意一行或任意一列两端 两端的小方格; 相对 两端 三是相重 相重——卡诺图沿对称轴对折起来位置是重合 位置是重合的小方格。 相重 位置是重合

1. 卡诺图的构成 .
n 输入变量的卡诺图中有 2 个小方格 个小方格; Ⅰ. n 输入变量的卡诺图

矩形或长方体 Ⅱ. 输入变量的卡诺图一般都画成矩形 长方体 矩形 长方体; 小方格的位置,是由行 Ⅲ. 在卡诺图中,与最小项对应的每一个小方格的位置 是由行、 小方格的位置 是由行、 变量取值为0表示反变量 列两组变量共同确定的;而且变量取值为 表示反变量 变量取值 列两组变量共同确定的 变量取值为 表示反变量,变量取值 表示原变量。 为1表示原变量 表示原变量 在卡诺图中,由于任何几何相邻的小方格所对应的最小项在逻 辑上也是相邻的,因此行、列两组变量的取值顺序 循环码来 行 列两组变量的取值顺序要按照循环码 循环码 进行排列。

2. 常用的变量卡诺图 .
两变量卡诺图如图 Ⅰ. 两变量卡诺图 图2.5.1—1所示。

?

?

图2.5.1—1

三变量卡诺图如图 Ⅱ. 三变量卡诺图 图2.5.1—2所示。

?

?
图2.5.1—2

四变量卡诺图如图 Ⅲ. 四变量卡诺图 图2.5.1—3所示。

图2.5.1—3

五变量卡诺图如图 Ⅳ. 五变量卡诺图 图2.5.1—4所示。

图2.5.1—4

A=0
图2.5.1—4/

A =1

二、逻辑函数的卡诺图表示 1. 真值表 ? 卡诺图 .
真值表中的每一行都对应了卡诺图中的一个小方格,将逻辑函 真值表中每一行的函数值填到对应的卡诺图小方格中去,便可得 数真值表中每一行的函数值填到对应的卡诺图小方格 真值表中每一行的函数值填到对应的卡诺图小方格 到该逻辑函数的卡诺图。

例2.5.1

已知逻辑函数的真值表如下,求其卡诺图。

?

2. 标准“与或”式 ?卡诺图 . 标准“与或”
如果已知逻辑函数的标准“与或”式,可将该逻辑函数的标准 标准 与或”式中所包含的最小项对应的卡诺图小方格中填1;而其余 “与或”式中所包含的最小项对应的卡诺图小方格中填 其余 的小方格填0,便可得到该逻辑函数的卡诺图。 的小方格填

例2.5.2 求逻辑函数 F2 ( A, B, C , D ) = ∑ m ( 0,1,3,5,10,11,12,15 ) 的卡诺图。

3. 一般“与或”式 ?卡诺图 . 一般“与或”
如果已知逻辑函数的一般“与或”式,通常先将该表达式转换 转换 为标准“与或”形式,再填卡诺图即可。 为标准“与或”形式 例2.5.3 求逻辑函数 F3 = AB + BC + AC 的卡诺图。

F3 ( A, B, C ) = ∑ m ( 0,1, 2, 4 )

例2.5.4

求逻辑函数 F4 = AB + BC + CD + DA 的卡诺图。

三、逻辑函数的卡诺图化简
由于在卡诺图中,凡是几何相邻的小方格所对应的最小项在逻 辑上也是相邻的,因此可放在一起进行合并化简 合并化简。 合并化简

利用卡诺图化简求逻辑函数的最简“与或”式,首先画出该逻 辑函数的卡诺图,然后合并符合要求的最小项,最后写出该逻辑函 数的最简“与或”式。

1. 合并规则 .
在 n 变量的卡诺图中, 个填“ ”的小方格几何相邻; Ⅰ. 可能有 2 k ( k = 0,1, 2,L , n ) 个填“1”的小方格几何相邻 Ⅱ. 这 2k 个填“1”的几何相邻的小方格所对应的最小项可以合 合 并为一个“ 并为一个“与”项; 个取值发生变化的变量,保留了 Ⅲ. 该“与”项中消去了 k 个取值发生变化的变量 保留了 n ? k 消去了 个取值没有变化的变量; 个取值没有变化的变量 项相或就可得到该逻 Ⅳ. 最后将合并最小项所得到的若干个“与”项相或 “ 最简“ 辑函数的最简“与或”式。 最简 与或” 当 k = n 时,n变量的逻辑函数卡诺图中所有的小方格都填了 “1”,此时逻辑函数的值恒为1。

2. 注意事项 .
值应尽可能的大,这样消去的变量就越多, Ⅰ. 合并最小项时, k 值应尽可能的大 保留的变量就越少,因而得到的“与”项也就越简单 项也就越简单; “ 合并的次数应尽可能的少,这样化简后得到的 Ⅱ. 合并最小项时,合并的次数应尽可能的少 合并的次数应尽可能的少 项就越少,表达式也就越简单; “与”项就越少 Ⅲ. 合并最小项时,任何一个填“1”的最小项都可以被重复使用 填 ” ,但是每次合并时至少应包含一个新的最小项 每次合并时至少应包含一个新的最小项是其他合并时所没有 每次合并时至少应包含一个新的最小项 的,否则得到的“与”项就是冗余项; 最小项全部处理完为止,特别要注意 Ⅳ. 必须要把组成逻辑函数的最小项全部处理完为止 最小项全部处理完为止 孤立的、没有相邻的单独小方格应保留其对应的最小项; 最简“ Ⅴ. 逻辑函数的最简“与或”式不是唯一的 最简 与或”式不是唯一的。

例2.5.5 1. .

利用卡诺图化简下列逻辑函数。

F1 ( A, B, C , D ) = ∑ m ( 0,1, 2, 4,5,8,10,11,14,15 )

F1 = AC + AC + BD

2. .

F2 = ABC D + ABCD + ABC + ABD + ABC + BCD

F2 = AB + BD + BC + AC D + ABCD

3. .

F3 = ABC + ABC + AC D + ABC D

F3 = BC + BD + AC D

四、逻辑函数反函数的卡诺图化简
在逻辑函数 F 的卡诺图 的卡诺图中,合并那些填“0”的最小项 合并那些填“ ”的最小项,便可 合并那些填 以得到逻辑函数反函数 F 的最简“与或”式。 反函数 的最简“与或” 例2.5.6 求逻辑函数 F ( A, B, C , D ) = ∑ m ( 0,1, 2,5,8,9,10 ) 的最简 最简 或与” “或与”式。

F = AB + CD + BD

F = A+ B C + D B + D

(

)(

)(

)

五、具有随意项的逻辑函数的卡诺图化简
我们在前面所讨论的逻辑函数,函数的输出值是确定的 函数的输出值是确定的;不是 函数的输出值是确定的 “1”,就是“0”。 然而,在实际中经常会遇到这样的问题 一是电路输入变量的某些取值组合对电路的输出没有影响 函 输入变量的某些取值组合对电路的输出没有影响,函 输入变量的某些取值组合对电路的输出没有影响 数的输出值可以是任意的; 数的输出值可以是任意的 二是由于外部条件的某些限制,使输入变量的某些取值组合不 输入变量的某些取值组合不 会在电路中出现,这样也就不用去关心与其对应的电路的输出值是 会在电路中出现 不用去关心与其对应的电路的输出值是 “1”还是“0”。 ”还是“ ”

1. 随意状态与随意项 .
输出值为任意,即输出值可以假定为 输出值可以假定为 在数字电路中,我们把使输出值为任意 输出值为任意 输出值 也可假定为“ 的输入变量的取值组合称之为随意状态 随意状态。 “1”,也可假定为“0”的输入变量的取值组合 ” 也可假定为 0”的输入变量的取值组合 随意状态 随意状态所对应的最小项 随意项、无关项 约束项。 随意状态所对应的最小项称为随意项 无关项 约束项 最小项 随意项 无关项或约束项

2. 随意项的表示 .
Ⅰ. 在真值表 卡诺图中用符号 真值表和卡诺图 真值表 卡诺图

×或 φ

来表示随意项的逻辑值。

Ⅱ. 在逻辑函数表达式 逻辑函数表达式中常用 ∑ d (L) 表示括号中的那些编号所对 逻辑函数表达式 应的最小项就是随意项。 表达式来表示逻辑函数中随意状态。 Ⅲ. 有时也用表达式来表示 表达式来表示 如 AB + BC = 0 表示表达式 AB + BC 所包含的最小项都是随 意项。

3. 具有随意项的逻辑函数的卡诺图化简 .
例2.5.7 1. . 利用卡诺图化简下列逻辑函数。

F1 ( A, B, C , D ) = ∑ m (1,3, 7,11,15 ) + ∑ d ( 0, 2,5 )

F1 = AB + CD + ∑ d ( 0, 2,5 )


F1 = AD + CD + ∑ d ( 0, 2,5 )

2. .

F2 ( A, B, C , D ) = ∑ m (1, 4,5, 6, 7,9 ) AB + AC = 0

F2 = B + CD AB + AC = 0
返回

第三章
? ? ? ?

逻辑门电路

晶体管的开关特性 基本逻辑门电路 TTL集成逻辑门电路 集成逻辑门电路 CMOS集成门电路

返回

§3·1

晶体管的开关特性

一、二极管的开关特性 1. 二极管的伏安特性 .
二极管的伏安特性曲线如图3.1.1—1所示。 图

Ⅰ. 当 ui < 0.5V 时,二极管 截止, 截止 iD = 0 ; Ⅱ. 当 ui > 0.5V 时,二极管 导通。 导通
图3.1.1—1

2. 二极管开关电路 .
由二极管构成的开关电路如图3.1.1—2所示。 图

图3.1.1—2

截止,如同 Ⅰ. 当 ui = 0V 时,二极管截止 截止 开关断开, uo = 0V 。 导通,如同 Ⅱ. 当 ui = 5V 时,二极管导通 导通 0.7V的电压源, uo = 4.3V 。

二、三极管的开关特性 1. 三极管的特性曲线 .
三极管的输入、输出特性曲线如图3.1.2—1所示。 图

图3.1.2—1

2. 三极管的工作状态 .
三极管的工作状态如表3.1.2—1所示。 表 —

表3.1.2—1

3. 三极管开关电路 .
由三极管构成的开关电路如图3.1.2—2所示。 图

图3.1.2—2

由图3.1.2—2可得三极管临界饱和 临界饱和时的基极电流为 临界饱和

I BS

VCC ? U CES 5 ? 0.3 = = mA = 0.094mA β RC 50 × 1

Ⅰ. 当 ui = 0.3V 时,由于 u BE < 0.5V , iB = 0。所以三极管工作在 截止状态, iC = 0 ,所以输出电压为 uo = VCC = 5V 。 截止

Ⅱ. 当 ui = 3V 时,三极管工作在导通 导通状态,基极电流为 导通 ui ? u BE 3 ? 0.7 iB = = mA = 0.23mA Rb 10 因为 iB

I BS ,所以三极管工作在饱和 饱和状态。输出电压为 饱和 uo = U CES = 0.3V

三、场效应管的开关特性 1. 场效应管的特性曲线 .
场效应管的正向转移、输出特性曲线如图3.1.3—1所示。 图

图3.1.3—1

2. 场效应管开关电路 .
由场效应管构成的开关电路如图3.1.3—2所示。 图

图3.1.3—2

返回

§3·2
一、二极管与门电路 1. 电路图 .

基本逻辑门电路

二极管与门电路如图3.2.1—1所示。 图

图3.2.1—1

2. 工作原理 .
导通;由于二极管正 Ⅰ. 当 VA = VB = 0V ,此时二极管 D1 和 D2 都导通 导通 向导通时的钳位作用, VF = 0.7V 。 导通;由于钳位作用, F = 0.7V V Ⅱ. 当 VA = 0V ,VB = 5V,此时 D1 导通 截止。 ; D2 受反向电压而截止 截止 Ⅲ. 当 VA = 5V ,VB = 0V,此时 D2 导通 VF = 0.7V ; D1 受反向 导通; 电压而截止 截止。 截止 截止, Ⅳ. 当 VA = VB = 5V ,此时二极管 D1 和 D2 都截止 VF = VCC = 5V 。 截止

把上述分析结果归纳起来列入表3.2.1—1中,如果采用正逻辑 表 正逻辑 体制,很容易看出它实现的是“与”逻辑运算。 与

表3.2.1—1

F=AB
如果并联 并联增加一个输入端和一个二极管,就可变成三输入端与 并联 扩展构成多输入端的与门。 门。按此办法可扩展 扩展

二、二极管或门电路 1. 电路图 .
二极管或门电路如图3.2.2—1所示。 图

图3.2.2—1

2. 工作原理 .
截止; Ⅰ. 当 VA = VB = 0V ,此时二极管 D1 和 D2 都截止 VF = 0V 。 截止 导通; Ⅱ. 当 VA = 0V ,VB = 5V,此时 D2 导通 VF = 4.3V ; D1 受反向 截止。 电压而截止 截止 Ⅲ. 当 VA = 5V ,VB = 0V,此时 D1 导通 VF = 4.3V ; D2 受反向 导通; 电压而截止 截止。 截止

3 导通, Ⅳ. 当 VA = VB = 5V ,此时二极管 D1 和 D2 都导通 VF = 4. V 。 导通

把上述分析结果归纳起来列入表3.2.2—1中,如果采用正逻辑 表 正逻辑 体制,很容易看出它实现的是“或”逻辑运算。 或

表3.2.2—1

F = A+ B
同样,可用并联 并联增加输入端和二极管的方法,构成更多输入端 并联 的或门。

反相器) 三、三极管非门电路(反相器 三极管非门电路 反相器 1. 电路图 .
由三极管组成的非门电路如图3.2.3—1所示。 图

图3.2.3—1

2. 工作原理 .
Ⅰ. 当 VA = 0V ,此时三极管的发射结电压小于死区电压,满足截 截止, 止条件,所以三极管 T 截止 VF = VCC = 5V 。 导通,只要 Ⅱ. 当 VA = 5V ,此时三极管的发射结正偏,三极管 T 导通 合理选择电路元件参数,使其满足饱和条件 I B > I BS ,则管子工作 于饱和 饱和状态,有 VF = VCES = 0.3V 。 饱和

把上述分析结果归纳起来列入表3.2.3—1中,此电路不管采用 表 正逻辑体制还是负逻辑体制,都满足“非”运算的逻辑关系。 非

表3.2.3—1

F=A

四、 MOS管非门电路 1. 电路图 .
由MOS管组成的非门电路如图3.2.4—1所示。 图

图3.2.4—1

2. 工作原理 .
Ⅰ. 当 VA = 0V ,由于 VGS = VA = 0V 小于开启电压 U T ,所以MOS 截止, 管截止 VF = VDD = 10V 。 Ⅱ. 当 VA = 10V ,由于 VGS = VA = 10V ,大于开启电压 U T ,所以 MOS管导通 管导通,且工作在可变电阻区,导通电阻很小,只有几百欧姆 管导通 , VF ≈ 0V 。

把上述分析结果归纳起来列入表3.2.4—1中,此电路不管采用 表 正逻辑体制还是负逻辑体制,都满足“非”运算的逻辑关系。 非

表3.2.4—1

F=A

五、DTL与非门电路 与非门电路 由三输入端的二极管与门以及三极管非门组合而成的DTL与非 门电路如图3.2.5—1所示 。 图

图3.2.5—1

DTL电路虽然结构简单,但因工作速度低而很少应用。由此改 进而成的TTL电路,问世几十年来,经过电路结构的不断改进和集 成工艺的逐步完善,至今仍广泛应用,几乎占据着数字集成电路领 域的半壁江山。

返回

§3·3
一、 TTL与非门 与非门 1. 电路图 .

TTL集成逻辑门电路 集成逻辑门电路

TTL与非门电路如图3.3.1—1所示。 图

图3.3.1—1

2. 工作原理 .
Ⅰ. 当输入信号不全为高电平时,如 VA = 0.3V ,VB = 3.6V : 截止; 导通,输出 那么 Vb1 = 0.3 + 0.7 = 1V , T2、T4 截止 T3、D 导通 高电平。 端的电位为 VF = 5 ? 0.7 ? 0.7 = 3.6V ;输出 F 为高电平 高电平 Ⅱ. 当输入信号全为高电平时,如 VA = VB = 3.6V : 那么 Vb1 = 0.7 + 0.7 + 0.7 = 2.1V , T2、T4 饱和导通 T3、D 截 饱和导通, 低电平。 止,输出端的电位为 VF = VCES = 0.3V;输出 F 为低电平 低电平

把上述分析结果归纳起来列入表3.3.1—1中,如果采用正逻辑 表 正逻辑 体制,很容易看出它实现的是“与非 与非”逻辑运算。 与非

表3.3.1—1

F=AB

二、TTL非门 非门 1. 电路图 .
TTL非门电路如图3.3.2—1所示。 图

图3.3.2—1

2. 工作原理 .
低电平时, T2、T4 截止 截止; T3、D 导通;输出 F 为 Ⅰ. 当输入 A 为低电平 低电平 高电平。 高电平 高电平时, T2、T4 饱和导通 饱和导通; T3、D 截止 截止;输出 Ⅱ. 当输入 A 为高电平 高电平 低电平。 低电平 F 为低电平

3. 逻辑功能 .
F=A

三、TTL或非门 或非门 1. 电路图 .
TTL或非门电路如图3.3.3—1所示。 图

图3.3.3—1

2. 工作原理 .
只要有一个为高电平, 截止; Ⅰ. 当输入信号中只要有一个为高电平 T3、D 截止 T4 饱和导 只要有一个为高电平 低电平。 通;输出 F 为低电平 低电平 全为低电平, 导通; T4 截止 截止;输出 F 为高 Ⅱ. 当输入信号全为低电平 T3、D 导通 全为低电平 高 电平。 电平

3. 逻辑功能 .
F = A+ B

集电极开路门(OC门) 四、TTL集电极开路门 集电极开路门 门
在工程实践中,有时需要将几个门的输出端并联使用,以实现 线与。为满足实际应用中实现线与的要求,专 与逻辑的功能,称为线与 线与 门生产了一种可以进行线与的门电路——集电极开路门 集电极开路门,简称OC 集电极开路门 门(Open Collector)。

1. 电路图 .
TTL集电极开路门电路如图3.3.4—1所示。 图

图3.3.4—1

2. 工作原理 .
Ⅰ. 当输入信号不全为高电平时,如 VA = 0.3V ,VB = 3.6V : 那么 Vb1 = 0.3 + 0.7 = 1V, T2、T3 截止 截止;输出端的电位为 高电平。 高电平 VF = VCC = 5V ;输出 F 为高电平 Ⅱ. 当输入信号全为高电平时,如 VA = VB = 3.6V : 那么 Vb1 = 0.7 + 0.7 + 0.7 = 2.1V , T2、T3 饱和导通 饱和导通;输出端的 电位为 VF = VCES = 0.3V;输出 F 为低电平 低电平。 低电平

3. 逻辑功能 .
F=AB

4. 逻辑符号 .
OC门的逻辑符号如图3.3.4—2所示。 图

图3.3.4—2

5. 线与功能 .
OC门实现线与的电路如图3.3.4—3所示。 图

F = F1 F2

图3.3.4—3

= A B C D = A B+C D

(公式3.3.1) 公式 )

即在输出线上实现了与运算,通过逻辑变换可转换为与或非 与或非运 与或非 算。

五、三态输出门(TSL门) 三态输出门 门

1. 电路图 .
TSL门电路如图3.3.5—1所示。 图

图3.3.5—1

2. 工作原理 .
低电平时,二极管 D1导通 导通,三极管 T1、T3 的基极均被钳 Ⅰ. 当 E 为低电平 低电平 制在低电平,因而 T2、T3、T4、D2 均截止 输出端开路 均截止,输出端开路 输出端开路,电路处于 高阻状态。 高阻状态 高电平时,二极管D1 截止 截止,三态门的输出状态完全取决 Ⅱ. 当 E 为高电平 高电平 于输入信号 A 的状态,电路输出与输入的逻辑关系和一般反相器相 同,即: F = A 。 因此该电路的输出有高阻态 高电平 低电平 高阻态、高电平 低电平3种状态,所以 高阻态 高电平和低电平 称为三态输出门 三态输出门。 三态输出门

3. 逻辑符号 .
TSL门的逻辑符号如图3.3.5—2所示。 图

图3.3.5—2

4. 应用 .

TTL中规模集成电路 中规模集成电路

Y=AB

Y=AB

Y = A+ B

Y = A⊕ B

Y=ABC D

Y=A

返回

§3·4
一、 CMOS非门 非门 1. 电路图 .

CMOS集成门电路 集成门电路

CMOS非门电路如图3.4.1—1所示。 图

图3.4.1—1

2. 工作原理 .
输入为低电平,即 u A = 0V 时, TN 截止 TP导通 TN 的截止 截止, 导通; 输入为低电平 Ⅰ. 当输入为低电平 电阻约为 500M ? ,TP 的导通电阻约为 750? ;所以输出 uY ≈ VDD 输出为高电平。 = 10V ,即输出为高电平 输出为高电平

输入为高电平,即 u A = VDD = 10V 时, TN 导通 导通, TP 截止 截止; Ⅱ. 当输入为高电平 输入为高电平 的导通电阻约为 TN , 750? 的截止电阻约为 ;所以输 TP 500M ? 出 ,即输出为低电平 输出为低电平。 uY ≈ 0V 输出为低电平

经上述分析可知该电路实现了“非”逻辑运算。 非

二、 CMOS与非门 与非门 1. 电路图 .
CMOS与非门电路如图3.4.2—1所示。 图

图3.4.2—1

2. 工作原理 .
不全为高电平时, TN 1、TN 2中至少有一个截 Ⅰ. 当输入信号 A、B 不全为高电平 至少有一个截 至少有一个导通;所以输出 Y 为高电平 高电平。 止; TP1、TP 2 中至少有一个导通 至少有一个导通 高电平 全为高电平时, TP1、TP 2 全部截止 TN 1、TN 2 全部截止; Ⅱ. 当输入信号 A、B 全为高电平 全部导通;所以输出 Y 为低电平 低电平。 全部导通 低电平

三、 CMOS或非门 或非门 1. 电路图 .
CMOS或非门电路如图3.4.3—1所示。 图

图3.4.3—1

2. 工作原理 .
不全为低电平时, TP1、TP 2中至少有一个截 Ⅰ. 当输入信号 A、B 不全为低电平 至少有一个截 至少有一个导通;所以输出 Y 为低电平 低电平。 止; TN 1、TN 2 中至少有一个导通 至少有一个导通 低电平 全为低电平时, TN 1、TN 2 全部截止 TP1、TP 2 全部截止; Ⅱ. 当输入信号 A、B 全为低电平 全部导通;所以输出 Y 为高电平 高电平。 全部导通 高电平

四、 CMOS三态输出门 三态输出门 1. 电路图 .
CMOS三态输出门电路如图3.4.4—1所示。 图

图3.4.4—1

2. 工作原理 .
均截止; Y 与地和电源都断开了 输 与地和电源都断开了;输 Ⅰ. 当 E = 1 时, TP 2、TN 2 均截止 出端呈现为高阻态 高阻态。 出端 高阻态 均导通; 构成反相器。 Ⅱ. 当 E = 0 时, TP 2、TN 2 均导通 TP1、TN 1 构成反相器 因此该电路的输出有高阻态 高电平 低电平 高阻态、高电平 低电平3种状态。 高阻态 高电平和低电平

3. 逻辑符号 .
CMOS三态输出门的逻辑符号如图3.4.4—2所示。 图

图3.4.4—2

4. 电路其他形式 .
CMOS三态输出门其他的电路形式如图3.4.4—3所示。 图

图3.4.4—3

五、 CMOS传输门 传输门 1. 电路图 .
CMOS传输门电路如图3.4.5—1所示。 图

图3.4.5—1

2. 工作原理 .
均截止;输入和输出之间 输入和输出之间相当于 Ⅰ. 当 C = 0、 = 1 时, TP、TN 均截止 输入和输出之间 C 开关断开 断开一样。 断开 均导通;输入和输出之间 输入和输出之间相当于 Ⅱ. 当 C = 1、 = 0 时, TP、TN 均导通 输入和输出之间 C 接通一样, uo = ui 。 开关接通 接通

3. 3. 逻辑符号
CMOS传输门的逻辑符号如图3.4.5—2所示。 图

返回
图3.4.5—2

第四章 组合逻辑电路
? ? ? ? ? ? 组合逻辑电路的分析和设计 加 法 器 数 据 选 择 器 数 值 比 较 器 编 码 器 译 码 器
返回

§4·1 组合逻辑电路的分析和设计
在数字系统中,按照电路结构 工作原理 电路结构和工作原理 电路结构 工作原理的不同,数字电路可 分为组合逻辑电路 时序逻辑电路 组合逻辑电路和时序逻辑电路 组合逻辑电路 时序逻辑电路两大类。

一、基本概念 1. 定义 .
所谓组合逻辑电路是指该电路在任一瞬时输出信号的稳定状态 任一瞬时输出信号的稳定状态 仅仅取决于该瞬时的输入信号,而与输入信号作用前电路所处 值,仅仅取决于该瞬时的输入信号 仅仅取决于该瞬时的输入信号 与输入信号作用前电路所处 的状态无关。 的状态无关 即组合逻辑电路在任一瞬时的输出状态仅仅是该瞬时电路输入 组合逻辑电路在任一瞬时的输出状态仅仅是该瞬时电路输入 组合逻辑电路在任一瞬时的输出状态 状态的函数。 状态的函数

2. 特点 .
Ⅰ. Ⅱ. Ⅲ. 组合逻辑电路是数字电路中最简单的一类逻辑电路,其特点是 电路是由门电路组合而成 由门电路组合而成; 由门电路组合而成 电路中没有记忆单元 触发器 没有记忆单元(触发器 没有记忆单元 触发器); 电路结构上无输出到输入的反馈 无输出到输入的反馈。 无输出到输入的反馈

3. 框图 .
组合逻辑电路的框图如图4.1.1—1所示。 图

图4.1.1—1

4. 逻辑函数表达式 .
由图4.1.1—1可知,一组合逻辑电路可以有多个输入( n 个)、 多个输出( m 个)。因此组合逻辑电路的逻辑功能 逻辑功能可以用一组逻辑 逻辑功能 一组逻辑 函数表达式来表示。 函数表达式

Y0 Y1 M

= f0 = f1

L ( I 0,I1, ,I n ?1 ) L ( I 0,I1, ,I n?1 )

(公式4.1.1) 公式 )

Ym ?1 = f m ?1 ( I 0,I1, ,I n ?1 ) L
由公式4.1.1可知,组合逻辑电路的每一个输出变量都是全部输 每一个输出变量都是全部输 入变量的一个函数;组合逻辑电路有几个输出,表达式组中就有几 入变量的一个函数 个逻辑函数表达式。 真值表(功能表 此外,组合逻辑电路的逻辑功能还可以用真值表 功能表)、 真值表 功能表 卡诺图、逻辑电路图 波形图来表示。 逻辑电路图和波形图 卡诺图 逻辑电路图 波形图

二、组合逻辑电路的分析
所谓组合逻辑电路的分析,就是已知组合逻辑电路的逻辑电路 已知组合逻辑电路的逻辑电路 分析该电路的逻辑功能。 图,分析该电路的逻辑功能 分析该电路的逻辑功能 组合逻辑电路的分析步骤 分析步骤 求逻辑函数表达式; Ⅰ. 由该电路的逻辑电路图求逻辑函数表达式 求逻辑函数表达式 表达式进行处理 处理,如化简 化简得最简“与或”式,或变 Ⅱ. 对逻辑函数表达式 表达式 处理 化简 变 换为标准“与或”式等; 列真值表; Ⅲ. 列真值表 必要文字说明该组合逻辑电路的逻辑功能。 Ⅳ. 必要文字说明

例4.1.1

试分析下图所示组合逻辑电路的逻辑功能。

解 1. 由逻辑图写出逻辑函数表达式 变换 . 表达式,变换 写 表达式 变换后得

Y = AB BC AC = AB + BC + AC

3. 列真值表 .

4. 逻辑功能说明 . 由真值表可知,当输入变量 A、B、C 中有2个或3个为“1” 时, Y 输出 为1,否则输出 为0。所以这个电路实际上是一种“3人表 Y 3 决器”:只要有2票或3票同意,表决就通过。 决器

例4.1.2

试分析下图所示组合逻辑电路的逻辑功能。

解 1. 由逻辑图写出逻辑函数表达式 . 表达式,借助中间变量 P = ABC ,可得 写 表达式 中间变量

F = PA + PB + PC = P ( A + B + C ) = ABC ( A + B + C )
2. 变换 . 变换逻辑函数表达式 表达式,得 表达式

F = ABC ( A + B + C ) = ABC + A + B + C = ABC + ABC

3. 列真值表 .

4. 逻辑功能说明 . 由真值表可知,当 A、B、C 三个输入变量不一致时,电路输 不一致电路”。 出结果为“1”,所以这个电路称为“不一致电路 不一致电路

三、组合逻辑电路的设计
所谓组合逻辑电路的设计,就是已知 已知组合逻辑电路的设计要求 设计要求, 已知 设计要求 画出该电路的逻辑电路图 逻辑电路图。 画出 逻辑电路图 组合逻辑电路的设计步骤 设计步骤 对设计要求进行分析,确定输入变量、输出变量; Ⅰ. 对设计要求进行分析 列真值表; Ⅱ. 根据设计要求列真值表 列真值表 写出逻辑函数表达式,并根据设计要求,对逻辑函数 Ⅲ. 由真值表写出逻辑函数表达式 写出逻辑函数表达式 表达式进行处理一是化简 化简,二是变换 变换; 化简 变换 画出该组合逻辑电路的逻辑电路图 逻辑电路图。 Ⅳ. 画出 逻辑电路图

与非”门设计一个举重裁判表决电路。设举重比赛有 例4.1.3 用“与非 与非 3个裁判,一个主裁判和两个副裁判。杠铃完全举上的裁决由每一 个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判 判明成功,并且其中有一个为主裁判时,表明成功的灯才亮。 解 设主裁判为变量 A ,副裁判分别为变量 B 和 C ;表示成功与否 的灯为变量 F 。 1. 列真值表 .

2. 由真值表写出逻辑函数表达式 化简 . 表达式,化简 写 表达式 化简得

F = ABC + ABC + ABC

= AC + AB

3. 根据设计要求,对逻辑函数表达式进行变换处理 . 变换处理

F = AC + AB = A C A B
4. 画逻辑电路图 .

例4.1.4 设计一个楼上、楼下开关的控制逻辑电路来控制楼梯中间 的路灯,使之在上楼前,用楼下开关打开电灯,上楼后,用楼上开 关关灭电灯;或者在下楼前,用楼上开关打开电灯,下楼后,用楼 下开关关灭电灯。(用“与非 与非”门实现) 与非 解 设楼上开关为 A ,楼下开关为 B ,灯泡为 Y 。并设 A、B 闭合 时为1,断开时为0;灯亮时 Y 为1,灯灭时 Y 为0。 1. 根据设计要求列出真值表 . 列出真值表。 列出真值表

2. 由真值表写出 . 写出逻辑函数表达式 变换 表达式,变换 写出 表达式 变换得

Y = AB + AB = A B A B

5个“与非 与非”门 与非 4个“与非 与非”门 与非

=ABB AAB
3. 画逻辑电路图 .

返回

§4·2

加法器(Adder) 加法器

计算机最基本的任务之一是进行运算。而在数字电路中四则运 算都是分解成加法运算进行的,因此加法运算电路是数字电路中最 基本的运算单元。而半加器和全加器又是加法运算的核心 核心电路。 核心

一、半加器(Half Adder) 半加器 1. 逻辑功能 .
我们把用来实现两个一位二进制数加法运算 两个一位二进制数加法运算的组合逻辑电路, 两个一位二进制数加法运算 称为半加器 半加器。 半加器

2. 分析 .
半加器有两个输入 两个输入:加数 Ai 、被加数 Bi ;两个输出 两个输出:和输 两个输入 两个输出 出 Si 、进位输出 Ci 。

3. 真值表 .
半加器的真值表如表4.2.1—1所示。 表

表4.2.1—1

4. 逻辑函数表达式 .
半加器的逻辑函数表达式为

Si = Ai Bi + Ai Bi = Ai ⊕ Bi
Ci = Ai Bi

(公式4.2.1) 公式 ) (公式4.2.2) 公式 )

5. 逻辑电路图 .
半加器的逻辑电路图如图4.2.1—1所示。 图

图4.2.1—1

6. 逻辑符号 .
半加器的逻辑符号如图4.2.1—2所示。 图

图4.2.1—2

二、全加器(Full Adder) 全加器 1. 逻辑功能 .
在多位数的加法运算时,除最低位外,其他各位都需要考虑低 位送来的进位。我们把用来实现同位的加数、被加数以及低位的进 位这样三个一位二进制数加法运算 三个一位二进制数加法运算的组合逻辑电路,称为全加器 全加器。 三个一位二进制数加法运算 全加器

2. 分析 .
全加器有三个输入 三个输入:加数 Ai 、被加数 Bi 、低位的进位 Ci ?1 ; 三个输入 两个输出:和输出 Si 、进位输出 Ci 。 两个输出

3. 真值表 .
全加器的真值表如表4.2.2—1所示。 表

表4.2.2—1

4. 逻辑函数表达式 .
全加器的逻辑函数表达式为:

Si ( Ai,Bi,Ci ?1 ) = ∑ (1, 4,) 2, 7 Si = Ai Bi Ci ?1 + Ai Bi Ci ?1 + Ai Bi Ci ?1 + Ai Bi Ci ?1
= Ai ⊕ Bi ⊕ Ci ?1
(公式4.2.3) 公式 )

Ci ( Ai,Bi,Ci ?1 ) = ∑ ( 3, 6,) 5, 7
Ci = Ai Bi Ci ?1 + Ai Bi Ci ?1 + Ai Bi Ci ?1 + Ai Bi Ci ?1

= ( Ai ⊕ Bi ) Ci ?1 + Ai Bi

(公式4.2.4) 公式 )

5. 逻辑电路图 .
全加器的逻辑电路图如图4.2.2—1所示。 图

6. 逻辑符号 .

图4.2.2—1

全加器的逻辑符号如图4.2.2—2所示。 图

图4.2.2—2

用一位半加器来实现一位全加器的电路如下图所示。

三、加法器 1. 逻辑功能 .
我们把用来实现多位二进制数加法运算 多位二进制数加法运算的组合逻辑电路,称为 多位二进制数加法运算 加法器。 加法器

2. 串行进位加法器 .
要进行多位二进制数相加,最简单的方法是将多个全加器进行 多个全加器进行 级联,采用“并行输入 串行进位 并行输入,串行进位 级联 并行输入 串行进位”,称为串行进位加法器。 四位串行进位加法器的逻辑电路图如图4.2.3—1 图4.2.3—1所示。 四位串行进位加法器

图4.2.3—1

3. 超前进位加法器 .
所谓超前进位加法器,就是在进行多位二进制数相加时,各位 各位 的进位信号由输入二进制数直接产生的加法器。 的进位信号由输入二进制数直接产生 进位信号通项 方法一

Ci = Ai Bi Ci ?1 + Ai Bi Ci ?1 + Ai Bi Ci ?1 + Ai Bi Ci ?1 Ci = Ai Bi + ( Ai + Bi ) Ci ?1
方法二

Ci = ( Ai ⊕ Bi ) Ci ?1 + Ai Bi

Gi = Ai Bi

? ? Pi = Ai ⊕ Bi ?

?

Ci = Pi Ci ?1 + Gi

超前进位加法器的各级进位信号 方法一

C0 = A0 B0 + ( A0 + B0 ) C0?1
C1 = A1 B1 + ( A1 + B1 ) C0 = A1 B1 + ( A1 + B1 ) ? A0 B0 + ( A0 + B0 ) C0?1 ? ? ?
C2 = A2 B2 + ( A2 + B2 ) C1

= A2 B2 + ( A2 + B2 ) A1 B1 + ( A1 + B1 ) ? A0 B0 + ( A0 + B0 ) C0?1 ? ? ?

{

}

依次递推可知,只要 An ?1 An ? 2 L A2 A1 A0 、Bn ?1 Bn ? 2 L B2 B1 B0和 C0 ?1 给出,便可以直接确定 Cn ?1Cn ? 2 L C2C1C0 。

方法二

C0 = P0C0?1 + G0
C1 = P C0 + G1 1 = P ( P0C0?1 + G0 ) + G1 1

C2 = P2C1 + G2 = P2 ? P ( P0C0?1 + G0 ) + G1 ? + G2 ? 1 ?
依次递推可知,只要 An ?1 An ? 2 L A2 A1 A0 、Bn ?1 Bn ? 2 L B2 B1 B0和 C0?1 给出,便可以直接确定 Cn ?1Cn ? 2 L C2C1C0 。

四位超前进位加法器的逻辑电路图如图4.2.3—2所示。 图 四位超前进位加法器

图4.2.3—2

四、中规模集成加法器
常见的中规模集成超前进位加法器如图4.2.4—1所示。 图

图4.2.4—1

五、加法器的应用 1. 加法器的级联 .
用4个四位中规模集成加法器构成的16位加法器如图4.2.5—1所 图 示。

图4.2.5—1

2. 代码转换 .
用中规模集成加法器实现8421BCD码转换为余3码的电路如图 图 4.2.5—2所示。

图4.2.5—2

3. 二进制并行加法 减法器 . 二进制并行加法/减法器
用中规模集成加法器实现二进制并行加法—减法器的电路如图 图 4.2.5—3所示。

图4.2.5—3

加法运算; Ⅰ. 加减控制输入为0时,该电路实现加法 加法 减法运算(补码加法 补码加法)。 Ⅱ. 加减控制输入为1时,该电路实现减法 减法 补码加法 返回

数据选择器(MUX) §4·3 数据选择器 (Data Selector)
一、基本概念 1. 定义 .
根据选择控制信号(或地址选择码 地址选择码),从多个输入信号当中选 根据选择控制信号 地址选择码 从多个输入信号当中选 数据选择器,又叫多路选 择一个送到输出端的组合逻辑电路,称为数据选择器 数据选择器 多路选 择一个送到输出端 择器。 择器

2. 框图 .
数据选择器的组成框图如图4.3.1—1所示。 图

图4.3.1—1

由图4.3.1—1可知,数据选择器通常有一个输出端 Y ;2 n 个输 入端 D2n ?1, ,D1,D0 ; n 个选择控制端 ( An ?1, ,A1,A0 ) ;此 L L 外,还有一个使能端 E(低电平有效 低电平有效)。 使能端 低电平有效

(

)

数据选择器(4—1MUX) 二、4选1数据选择器 选 数据选择器 1. 逻辑功能 .
4—1MUX的逻辑功能是在两位 两位选择控制信号的作用下,从4个 两位 输入信号中选择1个,送至输出端。

2. 框图 .
4—1MUX的组成框图如图4.3.2—1所示。 图

图4.3.2—1

3. 工作原理 .
Ⅰ. 当使能端 E = 1 时,数据选择器不工作,输出 Y ≡ 0 。 根据选择控制信号(或 Ⅱ. 当使能端 E = 0 时,数据选择器工作,根据选择控制信号 根据选择控制信号 地址选择码),从4个输入信号中选择1个,送至输出端 送至输出端。 地址选择码 从 个输入信号中选择1

4. 真值表 .
4—1MUX的真值表如表4.3.2—1所示。 表

表4.3.2—1

5. 逻辑函数表达式 .
4—1MUX的逻辑函数表达式为

Y = E A1 A0 D0 + E A1 A0 D1 + EA1 A0 D2 + E A1 A0 D3 = E A1 A0 D0 + A1 A0 D1 + A1 A0 D2 + A1 A0 D3

(

)

(公式4.3.1) 公式 )

6. 功能表 简化的真值表 . 功能表(简化的真值表 简化的真值表)
4—1MUX的功能表如表4.3.2—2所示。 表

表4.3.2—2

7. 逻辑电路图 .
4—1MUX的逻辑电路图如图4.3.2—2所示。 图

图4.3.2—2

数据选择器(8—1MUX) 三、8选1数据选择器 选 数据选择器 1. 逻辑功能 .
8—1MUX的逻辑功能是在三位 三位选择控制信号的作用下,从8个 三位 输入信号中选择1个,送至输出端。

2. 框图 .
8—1MUX的组成框图如图4.3.3—1所示。 图

图4.3.3—1

3. 功能表 .
8—1MUX的功能表如表4.3.3—1所示。 表

表4.3.3—1

4. 逻辑函数表达式 .
8—1MUX的逻辑函数表达式为

? A2 A1 A0 D0 + A2 A1 A0 D1 ? ? ? ? + A2 A1 A0 D2 + A2 A1 A0 D3 ? Y = E? ? ? + A2 A1 A0 D4 + A2 A1 A0 D5 ? ? ? + A2 A1 A0 D6 + A2 A1 A0 D7 ? ?

(公式4.3.2) 公式 )

四、中规模集成数据选择器
8—1MUX 74LS151 的引脚图如图4.3.4—1所示。 图

图4.3.4—1

双4—1MUX 74LS153的引脚图如图4.3.4—2所示。 图

图4.3.4—2

五、数据选择器的应用 1. 数据选择器的级联 .
例4.3.1 方法一 用两个4—1MUX级联成8—1MUX。 利用逻辑函数表达式

8—1MUX主要功能的逻辑函数表达式为

Y(8?1) = A2 A1 A0 D0 + A2 A1 A0 D1 + A2 A1 A0 D2 + A2 A1 A0 D3 + A2 A1 A0 D4 + A2 A1 A0 D5 + A2 A1 A0 D6 + A2 A1 A0 D7

Y(8?1) = A2 A1 A0 D0 + A1 A0 D1 + A1 A0 D2 + A1 A0 D3
2 1 0 4

( + A (A A D

+ A1 A0 D5 + A1 A0 D6

) +AAD )
1 0 7

令: E( 4?1)1 = A2, E( 4?1)2 = A2

Y(8?1) = E( 4?1)1 A1 A0 D0 + A1 A0 D1 + A1 A0 D2 + A1 A0 D3 + E( 4?1 2
1 0 4

( ) (A A D

+ A1 A0 D5 + A1 A0 D6

) +AAD )
1 0 7

Y( 4-1) = E A1 A0 D0 + A1 A0 D1 + A1 A0 D2 + A1 A0 D3
Y(8?1) = Y( 4?1)1 + Y( 4?1)2

(

)

用两个4—1MUX级联成8—1MUX如图4.3.5—1所示。 图

图4.3.5—1

方法二

利用真值表或功能表 利用真值表或功能表

8—1MUX主要功能的功能表为

对比可得

E( 4?1)1 = A2, E( 4?1)2 = A2
Y(8?1) = Y( 4?1)1 + Y( 4?1)2

2. 用数据选择器实现组合逻辑函数 .
数据选择器可用来实现组合逻辑函数。 基本原理 数据选择器的逻辑函数表达式具有标准“与或”式的形式。

Y 2n ?1 = ∑ mi Di

2n ?1 i =0

(

)

mi是数据选择器选择控制变量的最小项 选择控制变量的最小项。 选择控制变量的最小项 由于任何一个组合逻辑函数都可以写成最小项之和——标准 “与或”式的形式。所以,利用数据选择器的输入信号 i来组合选 利用数据选择器的输入信号D 利用数据选择器的输入信号 择控制变量(地址变量 的最小项m 地址变量)的最小项 择控制变量 地址变量 的最小项 i,可以实现任何所需的组合逻 辑函数。

Ⅰ. 当组合逻辑函数输入变量的个数和数据选择器选择控制端的个 相等时 可直接用数据选择器来实现组合逻辑函数 可直接用数据选择器来实现组合逻辑函数。 数相等时,可直接用数据选择器来实现组合逻辑函数 例4.3.2 解: 1. 将逻辑函数转换成标准“与或”式; . 转换成标准“ 转换成标准 与或” 试用8—1MUX实现逻辑函数 F1 = AB + BC + AC 。

F1 = AB + BC + AC

F1 ( A,B,C ) = ∑ m ( 3, 6,) 5, 7
2. 列真值表和功能表 . 列真值表和功能表; 列逻辑函数 F1 的真值表和8—1MUX的功能表。

3. 将逻辑函数的输入变量接至数据选择器的选择控制端 将逻辑 . 将逻辑函数的输入变量接至数据选择器的选择控制端,将逻辑 函数的输出变量接至数据选择器的输出端。 函数的输出变量接至数据选择器的输出端 即

A2 = A,A1 = B,A0 = C; Y = F1。

这样将逻辑函数 F1 的真值表 真值表与8—1MUX的功能表进行组合 功能表进行组合 真值表 功能表进行组合如 下表所示。

结论 由上表可知,逻辑函数 F1的标准“与或”式中出现的最小项, 所对应的数据选择器的输入端应接“1”;F1 的标准“与或”式中 没出现的最小项,所对应的数据选择器的输入端应接“0”。

4. 画出连线图 . 画出连线图如下图所示。

Ⅱ. 当组合逻辑函数输入变量的个数大于数据选择器选择控制端的 当组合逻辑函数输入变量的个数大于数据选择器选择控制端的 大于 个数时,应分离出多余的变量 应分离出多余的变量,并把它们适当的加到数据选择器的 个数时 应分离出多余的变量 并把它们适当的加到数据选择器的 输入端。 输入端 例4.3.3 解: 1. 对逻辑函数进行分离变量 . 分离变量的处理。 分离变量 试用4—1MUX实现逻辑函数 F1 = AB + BC + AC 。

F1 = AB + BC + AC = ABC + ABC + ABC + ABC
= ABC + ABC + AB = AB 0 + AB C + AB C + AB 1
2. 列真值表和功能表 . 列真值表和功能表; 列逻辑函数 F1 的真值表和4—1MUX的功能表。

3. 将逻辑函数未分离的输入变量接至数据选择器的选择控制端 . 将逻辑函数未分离的输入变量接至数据选择器的选择控制端, 未分离的输入变量接至数据选择器的选择控制端 将逻辑函数的输出变量接至数据选择器的输出端。 将逻辑函数的输出变量接至数据选择器的输出端 即

A1 = A,A0 = B; Y = F1。

这样将逻辑函数 F1 的真值表 真值表与4—1MUX的功能表进行组合 功能表进行组合 真值表 功能表进行组合如 下表所示。

由上表可知,需要将分离出来的变量 C 适当的加到数据选择器 的输入端。

4. 画出连线图 . 画出连线图如下图所示。

返回

§4·4 数值比较器 (Digital Comparator)
所谓数值比较,是指对两个位数相同的二进制整数进行比较并 判断它们之间的大小关系。

一、一位数值比较器 1. 逻辑功能 .
我们把用来实现两个一位二进制数比较运算 实现两个一位二进制数比较运算的组合逻辑电路, 实现两个一位二进制数比较运算 称为一位数值比较器 一位数值比较器。 一位数值比较器

2. 分析 .
两个输入: Ⅰ. 一位数值比较器有两个输入 Ai、Bi ; 两个输入 Ⅱ. 由于比较结果的有大于、小于和等于三种情况,因此一位数值 比较器有三个输出 Li ( Ai > Bi ) 、M i ( Ai < Bi ) 、Gi ( Ai = Bi ) 。 三个输出: 三个输出

3. 真值表 .
一位数值比较器的真值表如表4.4.1—1所示。 表

表4.4.1—1

4. 逻辑函数表达式 .
由表4.4.1—1可知,一位数值比较器的逻辑函数表达式为:

Li = Ai Bi

(公式4.4.1) 公式 ) (公式4.4.2) 公式 ) (公式4.4.3) 公式 )

M i = Ai Bi
Gi = Ai Bi + Ai Bi = Ai Bi + Ai Bi

5. 逻辑电路图 .
一位数值比较器的逻辑电路图如图4.4.1—1所示。 图

图4.4.1—1

二、多位数值比较器 1. 比较原理 .
两个多位二进制数(同位)在进行数值比较时,总是从最高位 开始,由最高位的比较结果决定两个数的比较结果;如果最高位相 等,那么将由次高位的比较结果来决定两个数的比较结果;依次类 推,直到最低一位比较完为止。

2. 真值表 .
四位数值比较器的真值表如表4.4.2—1所示。 表

表4.4.2—1

3. 功能表与逻辑函数表达式 .
设:

L ( A > B ),

Li ( Ai > Bi ), M i ( Ai < Bi ), Gi ( Ai = Bi );

M ( A < B ), G ( A = B );

L/ ( A/ > B / ), M / ( A/ < B / ),G / ( A/ = B / )。
由表4.4.2—1可得四位数值比较器的功能表 逻辑函数表达式 功能表和逻辑函数表达式 功能表 逻辑函数表达式。

L = L3 + G3 L2 + G3G2 L1 + G3G2G1 L0 + G3G2G1G0 L/

(公式4.4.4) 公式 )

/ M = M 3 + G3 M 2 + G3G2 M 1 + G3G2G1M 0 + G3G2G1G0 M(公式 公式4.4.5) )

G = G3G2G1G0G /

(公式4.4.6) 公式 )

4. 逻辑电路图 .
四位数值比较器的逻辑电路图如图4.4.2—1所示。 图

图4.4.2—1

三、中规模集成数值比较器
常见的中规模集成数值比较器如图4.4.3—1所示。 图

图4.4.3—1

四、集成数值比较器的级联 1. 串联扩展 .
TTL电路 电路

最低4位的级联输入端 A/ > B /,A/ < B /,A/ = B / 必须预先分别 预置为 0,0, 。 1

CMOS电路 电路

各级的级联输入端 A/ > B / 必须预先预置为1,最低4位的级联 1 输入端 A/ < B /,A/ = B / 必须预先预置为 0, 。 这是因为在CMOS电路中L是由M和G来确定的。

L = M G = M +G

4位数值比较器 位数值比较器CC14585的逻辑电路图 的逻辑电路图 位数值比较器 的逻辑电路

2. 并联扩展 .

返回

§4·5

编码器(Encoder) 编码器

所谓编码 编码就是将字母、数字、符号等信息用多位二进制代码进 编码 信息用多位二进制代码进 行表示的过程。 行表示 我们把能够实现编码功能的组合逻辑电路,称为编码器 编码器。 编码器 常见的编码器有二进制编码器 二—十进制编码器 优先编码 二进制编码器、二 十进制编码器和优先编码 二进制编码器 器等。

一、二进制编码器(Binary Encoder) 二进制编码器 1. 逻辑功能 .
我们把用 n 位二进制代码对 2n 个输入信号进行编码 用 个输入信号进行编码的组合逻辑 二进制编码器。 电路,称为二进制编码器 二进制编码器 二进制编码器通常有 2n个输入信号 输出为 n 位二进制代码 个输入信号,输出为 位二进制代码。

下面我们以8—3线编码器 三位二进制编码器 线编码器(三位二进制编码器 线编码器 三位二进制编码器)为例,来研究 二进制编码器。

2. 真值表 .
8—3线编码器的真值表如表4.5.1—1所示。 表

表4.5.1—1

由表4.5.1—1可知,二进制编码器在某一瞬时只能对某一个输 入信号进行编码,也就是说当编码器的某一个输入信号出现后,该 瞬时编码器其它的输入信号就不允许出现,即编码器的输入信号彼 编码器的输入信号彼 此之间是互相排斥的。 此之间是互相排斥的

3. 逻辑函数表达式 .
8—3线编码器的逻辑函数表达式为 A = I 4 + I5 + I6 + I7

B = I 2 + I3 + I6 + I7 C = I1 + I 3 + I 5 + I 7

(公式4.5.1) 公式 )

4. 逻辑电路图 .
8—3线编码器的逻辑电路图如图4.5.1—1所示。 图

图4.5.1—1

由图4.5.1—1可知,输入信号 I 0 为隐含 隐含的。 隐含

输入、 输入、输出的低电平有效 Ⅰ. 输入的低电平有效

A = I 4 + I5 + I6 + I7 = I 4 I5 I6 I7 B = I 2 + I3 + I6 + I7 = I 2 I3 I 6 I 7 C = I1 + I 3 + I 5 + I 7 = I1 I 3 I 5 I 7
(公式4.5.2) 公式 )

图4.5.1—2

由图4.5.1—2可知, I i 表示输入信号为低电平有效 表示输入信号为低电平有效。

Ⅱ. 输出的低电平有效

A = I 4 + I5 + I6 + I7 B = I 2 + I3 + I6 + I7 C = I1 + I 3 + I 5 + I 7
(公式4.5.3) 公式 )

图4.5.1—3

由图4.5.1—3可知, A, , 表示输出信号为低电平有效 B C 表示输出信号为低电平有效。

输入、 Ⅲ. 输入、输出的低电平有效

A = I 4 I5 I 6 I 7 B = I 2 I3 I6 I 7 C = I1 I 3 I 5 I 7
(公式4.5.4) 公式 )

图4.5.1—4

低电平与高电平有效的关系

图4.5.1—5

将图4.5.1—4和图4.5.1—5对比可知,信号的低电平与高电平有 信号的低电平与高电平有 效的关系在电路结构上仅相差一个“ 效的关系在电路结构上仅相差一个“非”门。

二、二—十进制编码器(Binary Coded Decimal Encoder) 十进制编码器 1. 逻辑功能 .
我们把用四位二进制代码对十进制中0 9 这十个数码进行编码 用四位二进制代码对十进制中 的组合逻辑电路,称为二—十进制编码器。 二—十进制编码器有10个输入端 个输出端 个输入端,4个输出端 个输出端,又称为10—4线 个输入端 线 编码器。 编码器

2. 真值表 .
10—4线编码器的真值表如表4.5.2—1所示。 表

表4.5.2—1

由表4.5.2—1可知,二—十进制编码器的输入信号彼此之间也 输入信号彼此之间也 是互相排斥的。 是互相排斥的

3. 逻辑函数表达式 .
10—4线编码器的逻辑函数表达式为

A = I8 + I9 B = I 4 + I5 + I6 + I7 C = I 2 + I3 + I 6 + I 7 D = I1 + I 3 + I 5 + I 7 + I 9
(公式4.5.5) 公式 )

4. 逻辑电路图 .
10—4线编码器的逻辑电路图如图4.5.2—1所示。 图

图4.5.2—1

由图4.5.2—1可知,输入信号 I 0 同样为隐含 隐含。 隐含

A = I8 + I9 = I8 I9 B = I 4 + I5 + I6 + I7 = I 4 I5 I6 I7 C = I 2 + I3 + I6 + I7 = I 2 I3 I 6 I 7 D = I1 + I 3 + I 5 + I 7 + I 9 = I1 I 3 I 5 I 7 I 9
图4.5.2—2为输入、输出低有效10—4线编码器的逻辑电路图。 (公式4.5.6) 公式 )

图4.5.2—2

三、优先编码器
所谓优先编码器 优先编码器是指允许同时有两个以上的输入信号,编码器 优先编码器 事先给所有的输入信号规定了优先级别,当多个输入信号同时出现 当 只对其中优先级别最高的一个输入信号进行编码。 时,只对其中优先级别最高的一个输入信号进行编码 只对其中优先级别最高的一个输入信号进行编码

1. 8—3线优先编码器 . 线优先编码器
Ⅰ. 真值表

I 最低。8—3线优先 设 I 7 的优先级别最高 I 6 次之 的优先级别最高, 次之,依此类推, 0 最低 编码器的真值表如表4.5.3—1所示。 表

表4.5.3—1

Ⅱ. 逻辑函数表达式 8—3线优先编码器的逻辑函数表达式为

A = I7 + I7 I 6 + I7 I6 I5 + I7 I 6 I5 I 4 = I7 + I6 + I5 + I 4 B = I7 + I7 I 6 + I7 I6 I5 I 4 I3 + I 7 I6 I5 I 4 I3 I 2 = I7 + I6 + I5 I 4 I3 + I5 I 4 I 2 C = I 7 + I 7 I 6 I 5 + I 7 I 6 I 5 I 4 I 3 + I 7 I 6 I 5 I 4 I 3 I 2 I1 = I 7 + I 6 I 5 + I 6 I 4 I 3 + I 6 I 4 I 2 I1
(公式4.5.7) 公式 )

Ⅲ. 逻辑电路图 8—3线优先编码器的逻辑电路图如图4.5.3—1所示。 图

图4.5.3—1

集成3位二进制优先编码器 集成 位二进制优先编码器74LS148 位二进制优先编码器
Ⅰ. 引脚排列图

上图中 I i 、Yi 表示输入和输出信号均为低有效 低有效。 低有效 使能输入端,低电平有效。 YS 为使能输出端 使能输出端,通常接至 使能输入端 使能输出端 ST 为使能输入端 低位芯片的使能输入端 ST。 YS 和 ST 配合可以实现多级编码器之 间优先级别的控制。

YEX

YEX 为扩展输出端 扩展输出端,是控制标志 控制标志。 YEX = 0 表示是编码输出 表示是编码输出; 扩展输出端 控制标志 表示不是编码输出。 = 1 表示不是编码输出

Ⅱ. 功能表

Ⅲ. 级联 用两片74LS148级联成16—4线优先编码器如图4.5.3—2所示。 图

图4.5.3—2

2. 10—4线优先编码器 . 线优先编码器
Ⅰ. 真值表

I 最低。10—4线优 设 I 9 的优先级别最高 I8 次之 优先级别最高, 次之,依此类推, 0最低 优先级别最高 先编码器的真值表如表4.5.3—2所示。 表

表4.5.3—2

Ⅱ. 逻辑函数表达式 8—3线优先编码器的逻辑函数表达式为

A = I 9 + I 9 I8 = I 9 + I8 B = I 9 I8 I 7 + I 9 I8 I 7 I 6 + I 9 I8 I 7 I 6 I 5 + I 9 I8 I 7 I 6 I 5 I 4
(公式4.5.8) 公式 ) C = I9 I8 I 7 + I9 I8 I 7 I 6 + I9 I8 I 7 I 6 I5 I 4 I3 + I9 I8 I 7 I 6 I5 I 4 I3 I 2

= I9 I8 I 7 + I9 I8 I 6 + I9 I8 I5 + I9 I8 I 4

= I 9 I8 I 7 + I 9 I8 I 6 + I 9 I8 I 5 I 4 I 3 + I 9 I8 I 5 I 4 I 2 D = I 9 + I 9 I 8 I 7 + I 9 I 8 I 7 I 6 I 5 + I 9 I 8 I 7 I 6 I 5 I 4 I 3 + I 9 I 8 I 7 I 6 I 5 I 4 I 3 I 2 I1 = I 9 + I8 I 7 + I8 I 6 I 5 + I8 I 6 I 4 I 3 + I 8 I 6 I 4 I 2 I1

Ⅲ. 逻辑电路图 10—4线优先编码器的逻辑电路图如图4.5.3—3所示。 图

图4.5.3—3

集成10— 线优先编码器 线优先编码器74LS147 集成 —4线优先编码器
引脚排列图

返回

§4·6

译码器(Decoder) 译码器

把代码所表示的特定含义翻译出来的过程称为译码 译码是编 译码,译码是编 把代码所表示的特定含义翻译出来 译码 码的逆过程。 码的逆过程 能够实现译码功能的组合逻辑电路称为译码器 译码器。 译码器 常见的译码器有二进制译码器 二—十进制译码器 显示译码 二进制译码器、二 十进制译码器和显示译码 二进制译码器 器。

一、二进制译码器(Binary Decoder) 二进制译码器 1. 逻辑功能 .
二进制译码器可以译出输入变量的全部组合状态,故又称为变 变 量译码器。 量译码器
n 二进制译码器的输入 n 位二进制代码 输入为 位二进制代码,有 2 个输出信号 个输出信号。 输入 且对应于输入变量的每一种组合状态,2n 个输出中只有一个为1, 其余输出全部为0。

下面我们以3—8线译码器 线译码器为例,来研究二进制译码器的工作原 线译码器 理。

2. 真值表 .
3—8线译码器的真值表如表4.6.1—1所示。 表

表4.6.1—1

3. 逻辑函数表达式 .
3—8线译码器的逻辑函数表达式为

Y0 = ABC,Y1 = ABC, Y2 = ABC,Y3 = ABC, Y4 = ABC,Y5 = ABC, Y6 = ABC,Y7 = ABC。
(公式4.6.1) 公式 )

4. 逻辑电路图 .
3—8线译码器的逻辑电路图如图4.6.1—1所示。 图

图4.6.1—1

5. 集成二进制译码器 . 集成二进制译码器74LS138
Ⅰ. 引脚排列图

A2、A1、A0 为译码器输入端; Y0 效)。

低有 Y7 为译码器输出端(低有

STA、 B、 C 为选通控制端,当 STA = 1 和 STB + STC = 0 时,译 ST ST 码器处于工作状态 处于工作状态;当 STA = 0 或 STB + STC = 1时,译码器处于禁止 处于工作状态 处于禁止 状态。 状态

Ⅱ. 功能表

Y0 = ABC, Y1 = ABC, Y2 = ABC, Y3 = ABC, Y4 = ABC, Y5 = ABC, Y6 = ABC, Y7 = ABC。

(公式4.6.2) 公式 )

6. 集成二进制译码器的应用 .
Ⅰ. 实现组合逻辑函数 由于任何组合逻辑函数都可以写成标准“与或”式的形式,而 二进制译码器的每个输出端分别与输入变量的一个最小项的“非” 最小项的“ 最小项的 相对应,因此辅以适当的门电路,便可用二进制译码器实现任何组 合逻辑函数。

例4.6.1 解:

试用二进制译码器实现一位全加器。 一位全加器的逻辑函数表达式为:

Si = Ai Bi Ci ?1 + Ai Bi Ci ?1 + Ai Bi Ci ?1 + Ai Bi Ci ?1
Si ( Ai,Bi,Ci ?1 ) = ∑ m (1, 4,) 2, 7 = m1 m2 m4 m7 = Y1 Y2 Y4 Y7 Ci = Ai Bi Ci ?1 + Ai Bi Ci ?1 + Ai Bi Ci ?1 + Ai Bi Ci ?1 Ci ( Ai,Bi,Ci ?1 ) = ∑ m ( 3, 6,) 5, 7 = m3 m5 m6 m7 = Y3 Y5 Y6 Y7

用二进制译码器实现一位全加器的逻辑电路图如图4.6.1—2所 图 示。

图4.6.1—2

Ⅱ. 级联 用两片74LS138实现4—16线译码器如图4.6.1—3所示。 图

图4.6.1—3

用三片74LS138实现5—24线译码器如图4.6.1—4所示。 图

图4.6.1—4

7. 数据分配器 . 数据分配器(Data Demultiplexer)
Ⅰ. 逻辑功能 将一路输入数据根据地址选择码分配给多路输出中的某一路进 将一路输入数据根据地址选择码分配给多路输出中的某一路进 根据地址选择码分配给 行输出。 行输出 Ⅱ. 功能表 1—4路数据分配器 路数据分配器的功能表如表4.6.1—2所示。 路数据分配器 表

表4.6.1—2

Ⅲ. 逻辑函数表达式 1—4路数据分配器的逻辑函数表达式为

Y0 = A1 A0 D,Y1 = A1 A0 D, Y2 = A1 A0 D,Y3 = A1 A0 D。

(公式4.6.3) 公式 )

Ⅳ. 逻辑电路图 1—4路数据分配器的逻辑电路如图4.6.1—5所示。 图

图4.6.1—5

由于译码器和数据分配器的功能非常接近,所以译码器一个很 译码器一个很 重要的应用就是构成数据分配器。也正因为如此,市场上没有集成 重要的应用就是构成数据分配器 数据分配器产品,只有集成译码器产品。当需要数据分配器时,可 以用译码器改接。 方法 把二进制译码器的使能端作为数据分配器的数据输入端 二进 二进制译码器的使能端作为数据分配器的数据输入端,二进 二进制译码器的使能端作为数据分配器的数据输入端 制代码输入端作为数据分配器的地址选择码输入端,那么带使能端 制代码输入端作为数据分配器的地址选择码输入端 的二进制译码器就是数据分配器。

例4.6.2

试用74LS138构成1—8路数据分配器。

用74LS138构成的1—8路数据分配器的逻辑电路如图4.6.1—6所 图 示。

图4.6.1—6

二、二—十进制译码器(Binary Coded Decimal Decoder) 十进制译码器 1. 逻辑功能 .
把4位二进制代码翻译成对应的10个十进制数字信号的组合逻 辑电路,称为二—十进制译码器 码制变换译码器。 二 十进制译码器,又称为码制变换译码器 码制变换译码器

2. 分析 .
二—十进制译码器的输入是4位二进制代码,用 A,B,C,D 表示;输出的是与 0 9 这10个十进制数相对应的十个信号,分别 用 Y0 Y9 表示。 由于二—十进制译码器只有4根输入线 根输入线,10根输出线 根输出线,所以又 根输入线 根输出线 称为4—10线译码器 线译码器。 线译码器

3. 真值表 .
4—10线译码器的译码方式有完全译码方式 非完全译码方式 完全译码方式和非完全译码方式 完全译码方式 两种。

完全译码4—10线译码器的真值表如表4.6.2—1所示。 表 完全译码

表4.6.2—1

4. 逻辑函数表达式 .
完全译码4—10线译码器的逻辑函数表达式为 完全译码

Y0 = ABC D,Y1 = ABCD, Y2 = ABC D,Y3 = ABCD, Y4 = ABC D,Y5 = ABCD, Y6 = ABC D,Y7 = ABCD, Y8 = ABC D,Y9 = ABCD。
(公式4.6.4) 公式 )

5. 逻辑电路图 .
完全译码4—10线译码器的逻辑电路图如图4.6.2—1所示。 图 完全译码

图4.6.2—1

非完全译码4—10线译码器的真值表如表4.6.2—2所示。 表 非完全译码

表4.6.2—2

非完全译码4—10线译码器的逻辑函数表达式为 完全译码

Y0 = ABC D,Y1 = ABCD, Y2 = BC D, Y3 = BCD, Y4 = BC D, Y5 = BCD, Y6 = BC D, Y7 = BCD, Y8 = AD, Y9 = AD。
(公式4.6.5) 公式 )

三、显示译码器
在数字系统中,常常需要将数字、字母、符号等信息直观地显 示出来,供人们读取或监视系统的工作情况。能够直观显示数字、 字母或符号的器件称为数字显示器 数字显示器。 数字显示器 常用的数字显示器有多种类型 类型 显示方式可分为字型重叠式 点阵式 分段式 字型重叠式、点阵式 分段式等; Ⅰ. 按显示方式 显示方式 字型重叠式 点阵式、分段式 发光物质可分为发光二极管显示器 发光二极管显示器(LED) 、液晶显示器 Ⅱ. 按发光物质 发光物质 发光二极管显示器 液晶显示器 (LCD) 、荧光显示器 气体放电管显示器 荧光显示器、气体放电管显示器 荧光显示器 气体放电管显示器等。 在数字电路中,信息都是以一定的二进制代码形式出现的,所 以这些信息要先经过译码,才能送到数字显示器去显示。这种能够 用来驱动各种显示器件,从而将用二进制代码表示的数字、文字、 符号等信息翻译成人们习惯的形式且直观地显示出来的电路,称为 显示译码器。 显示译码器

下面我们来介绍目前应用最广泛的是由发光二极管构成的七段 七段 显示译码器。 显示译码器

1. 外形图 .
七段显示器(数码管 数码管)的外形图如图4.6.3—1所示。 数码管 图

图4.6.3—1

2. 驱动电路 .

2. 真值表 .
非完全译码七段数字显示译码器的真值表如表4.6.3—1所示。 表 非完全译码

表4.6.3—1

3. 逻辑函数表达式 .
非完全译码七段数字显示译码器的逻辑函数表达式为 非完全译码
a = A + C + BD + BD b = B + CD + C D c = B+C + D d = A + BD + C D + BC + BCD e = BD + C D f = A + BC + C D + BD g = A + BC + BC + C D

(公式4.6.6) 公式 )

4. 逻辑电路图 .
非完全译码七段数字显示译码器的逻辑电路如图4.6.3—2所示。 图 非完全译码

图4.6.3—2

完全译码七段显示译码器的真值表如表4.6.3—2所示。 表 完全译码

表4.6.3—2

返回

触发器(Flip-Flop) 第五章 触发器
? ? ? ? ? 基本RS触发器 同 步 触 发 器 主 从 触 发 器 边 沿 触 发 器 触发器的类型转换

返回

在数字系统中,不但要对数字信号进行算术运算和逻辑运算, 而且需要将运算结果保存起来,这就需要具有记忆功能 记忆功能的逻辑单元 记忆功能 器件。

一、定义
我们把能够储存一位二进制数字信号 能够储存一位二进制数字信号的基本单元电路叫做触发 能够储存一位二进制数字信号 触发 器。 触发器是构成时序逻辑电路的基本逻辑部件。

二、分类
1. 根据逻辑功能 . 逻辑功能的不同特点,触发器可以分为RS触发器 触发器、D触发 逻辑功能 触发器 触发 器、JK触发器 触发器、T和T/触发器; 触发器 触发器 2. 按照结构形式 . 结构形式的不同,又可分为基本触发器 同步触发器 主 基本触发器、同步触发器 结构形式 基本触发器 同步触发器、主 从触发器和边沿触发器 边沿触发器。 从触发器 边沿触发器

三、特点
1. 触发器具有两个稳定状态 . 两个稳定状态:“0”状态和“1”状态,分别用来 两个稳定状态 表示二进制数的0和1; 2. 在输入信号的作用下 . 在输入信号的作用下,“0”和“1”这两个稳定状态之间可以 状态之间可以 相互转换; 相互转换 3. 而且输入信号消失之后 . 输入信号消失之后,触发器能够将所建立起来的新状态长 输入信号消失之后 状态长 期保存。所以,触发器可以记忆1位的二进制数制信号。 期保存

§5·1

基本RS触发器 基本 触发器

一、与非门组成的基本RS触发器 与非门组成的基本 触发器 1. 电路结构 .
图5.1.1—1所示的基本RS触发器是由输入端和输出端交叉耦合 由输入端和输出端交叉耦合 的两个与非门构成。 的两个与非门构成

图5.1.1—1

它与组合逻辑电路的根本区别在于,电路中存在反馈 电路中存在反馈。 电路中存在反馈

2. 逻辑符号 .
用与非门组成的基本RS触发器的逻辑符号如图5.1.1—2所示。 图

图5.1.1—2

由图5.1.1—2可知 Ⅰ. 两个输入端 S、 输入端 R 置位端); ①. S 称为置“1”输入端 置位端 置 ”输入端(置位端 复位端); ②. R 称为置“0”输入端 复位端 置 ”输入端(复位端 低电平输入有效。 ③. 均为低电平输入有效 低电平输入有效 Ⅱ. 两个输出端 Q、Q 输出端 互反的。 ①. 正常情况下, Q、Q 的输出是互反 互反 ②. Q = 1、Q = 0 称为触发器的“1”状态,简称为“1”态; “ ” ③. Q = 0、Q = 1 称为触发器的“0”状态,简称为“0”态。 “ ”

3. 逻辑功能分析 .

Ⅰ. 当 RS = 01 时, Q = 0、Q = 1 ,即触发器处于“0”态,称为 “ ” 置“0”功能 ”功能。 当 RS = 11 时,触发器保持“0”态不变 保持“ ”态不变。 保持

Ⅱ. 当 RS = 10 时, Q = 1、Q = 0 ,即触发器处于“1”态,称为 “ ” 置“1”功能 ”功能。 当 RS = 11 时,触发器保持“1”态不变 保持“ ”态不变。 保持 触发器总是保持原状态不变, Ⅲ. 由上述分析可知,当 RS = 11 时,触发器总是保持原状态不变 触发器总是保持原状态不变 称为保持功能 保持功能。 保持功能 Ⅳ. 当 RS = 00 时, Q = Q = 1 。 互反的原则; ①. 违背了 Q、Q 输出互反 互反 ②. 并且由于两个与非门的延迟时间不可能完全相等,当 R、 S 同时由 0 → 1 时,触发器不知是保持“1”态,还是保持“0”态, 称为不定状态 不定状态。 不定状态 ③. 所以触发器不允许这种情况出现,这也就是基本RS触发器的约 约 束条件。 束条件

4. 真值表 .
用与非门组成的基本RS触发器的真值表如表5.1.1—1所示。 表

表5.1.1—1

5. 触发器逻辑功能的表示方法 .
现态:触发器在输入信号作用之前所处的状态 现态:触发器在输入信号作用之前所处的状态,也就是触发器原来 n 的稳定状态,称为触发器的现态,用 Q 来表示。 次态:触发器在输入信号作用之后所处的新的稳定状态 次态:触发器在输入信号作用之后所处的新的稳定状态,称为触发 Q n +1 来表示。 器的次态,用

Q n +1不仅与输入信号有关 由上述分析可知,触发器的次态 触发器的次态 与输入信号有关,也 与输入信号有关 n 有关。 与触发器的现态 Q 有关
下面介绍触发器逻辑功能的几种表示方法。

Ⅰ. 特性表 我们把用来描述触发器的次态 Q 与输入信号 次态 输入信号,以及触发器的 之间相互关系的表格称为特性表。 现态 Q n 之间相互关系的表格 用与非门组成的基本RS触发器的特性表如表5.1.1—2所示。 表
n +1

表5.1.1—2

Ⅱ. 次态卡诺图 我们把用来描述触发器的次态 Q 与输入信号 次态 输入信号,以及触发器的 之间相互关系的卡诺图,称为触发器的次态卡诺图。 现态 Q n 之间相互关系的卡诺图 用与非门组成的基本RS触发器的次态卡诺图如图5.1.1—3所示。 图
n +1

图5.1.1—3

Ⅲ. 特性方程 .

Q n +1与输入信号 我们把用来描述触发器的次态 输入信号,以及触发器的 次态 现态 Q n 之间相互关系的逻辑函数表达式,称为触发器的特性方程。 之间相互关系的
用与非门组成的基本RS触发器的特性方程为

Q n +1 = S + RQ n ?R + S = 1 ? 约束条件 ? ? RS = 0 ?
(公式5.1.1) 公式 )

Ⅳ. 激励表(驱动表 激励表 驱动表) 驱动表 激励表是用表格的形式来表示触发器从一个状态变化到另一个 用表格的形式来表示触发器从一个状态变化到另一个 用表格的形式来表示 状态或状态保持不变时 状态保持不变时,对输入信号 激励信号 的要求 输入信号(激励信号 的要求。 状态 状态保持不变时 输入信号 激励信号)的要求 用与非门组成的基本RS触发器的激励表如表5.1.1—3所示。 表

表5.1.1—3

Ⅴ. 状态转换图 状态转换图是用图形的方式来表示触发器从一个状态变化到另 用图形的方式来表示触发器从一个状态变化到另 用图形的方式来表示 一个状态或状态保持不变时 状态保持不变时,对输入信号的要求 输入信号的要求。 一个状态 状态保持不变时 输入信号的要求 用与非门组成的基本RS触发器的状态转换图如图5.1.1—4所示。 图

图5.1.1—4

Ⅵ. 波形图(时序图 波形图 时序图) 时序图 反映触发器输入信号的取值和状态之间对应关系 反映触发器输入信号的取值 状态之间对应关系的图形称为波 状态之间对应关系 形图,又称为时序图。 例5.1.1 在用与非门组成的基本RS触发器中,设初始状态为0,已 知输入 R、 的波形图,画出两输出端的波形图。 S

二、或非门组成的基本RS触发器 或非门组成的基本 触发器 1. 电路结构 .
图5.1.2—1所示的基本RS触发器是由输入端和输出端交叉耦合 由输入端和输出端交叉耦合 的两个或非门构成。 的两个或非门构成

图5.1.2—1

2. 逻辑符号 .
用或非门组成的基本RS触发器的逻辑符号如图5.1.2—2所示。 图

图5.1.2—2

3. 特性表 .
用或非门组成的基本RS触发器的特性表如表5.1.2—2所示。 表

表5.1.2—2

4. 特性方程 .
用或非门组成的基本RS触发器的特性方程为

Q n +1 = S + RQ n ?R S = 0 ? 约束条件 ? ? RS = 0 ?
(公式5.1.2) 公式 )

三、集成基本RS触发器 集成基本 触发器
常见的中规模集成基本RS触发器如图5.1.3—1所示。 图

图5.1.3—1

1S = 1S A 1S B 3S = 3S A 3S B
返回

§5·2

同步触发器

在一个较复杂的数字系统中,当采用多个触发器工作时,往往 要求触发器的状态改变不是在输入信号变化时完成,而是要求各个 触发器的状态变化在时间上实现同步。 这时就需要对触发器的状态变化时刻进行控制,通过附加控制 通过附加控制 门电路,并引入一个公用的同步信号 使这些触发器只有在同步信 门电路 并引入一个公用的同步信号,使这些触发器只有在同步信 并引入一个公用的同步信号 号到达时才按输入信号改变输出状态;而在其他时间触发器只能保 号到达时才按输入信号改变输出状态 而在其他时间触发器只能保 持原状态不变。 持原状态不变 通常称此同步信号为时钟脉冲信号 称此同步信号为时钟脉冲信号,简称为时钟 用CP表示 时钟,用 表示 表示。 称此同步信号为时钟脉冲信号 时钟 将具有时钟控制的触发器称为时钟触发器 时钟触发器,又称为同步触发器 同步触发器。 时钟触发器 同步触发器

一、同步RS触发器 同步 触发器 1. 电路结构 .
同步RS触发器的电路结构如图5.2.1—1所示。 图

图5.2.1—1

由图5.2.1—1可知门电路 G1 和 G2 构成基本RS触发器 基本RS触发器。 基本RS触发器

2. 逻辑符号 .
同步RS触发器的逻辑符号如图5.2.1—2所示。 图

图5.2.1—2

3. 逻辑功能分析 .
Ⅰ. 当 CP = 0 时,控制门 G3、G4 关闭,输出都是1。这时,不管 R、S 端的输入信号如何变化,触发器都将保持原状态不变 保持原状态不变。 保持原状态不变 即:

Q n +1 = Q n
Ⅱ. 当 CP = 1 时, G3、G4 打开, R、S 端的输入信号才能通过这 两个门电路,使基本RS触发器的状态发生变化,其输出状态由 R、S 端的输入信号决定。

4. 触发器的功能表示 CP = 1 ) . 触发器的功能表示(
Ⅰ. 特性表 同步RS触发器的特性表如表5.2.1—1所示。 表

表5.2.1—1

Ⅱ. 次态卡诺图 同步RS触发器的次态卡诺图如图5.2.1—3所示。 图

图5.2.1—3

Ⅲ. 特性方程 同步RS触发器的特性方程为

Q n +1 = S + RQ n ?R S = 0 ? 约束条件 ? ? RS = 0 ?
(公式5.2.1) 公式 )

Ⅳ. 激励表 同步RS触发器的激励表如表5.2.1—2所示。 表

表5.2.1—2

Ⅴ. 状态转换图 同步RS触发器的状态转换图如图5.2.1—4所示。 图

图5.2.1—4

Ⅵ. 波形图 同步RS触发器的波形图如图5.2.1—5所示。设初始状态为0。 图

图5.2.1—5

触发器(D锁存器 锁存器) 二、同步D触发器 同步 触发器 锁存器
为了解决同步RS触发器输入端 R、S 之间的约束问题 约束问题,可以将 约束问题 同步RS触发器接成同步D触发器的结构形式。

1. 电路结构 .
同步D触发器的电路结构如图5.2.2—1所示。 图

图5.2.2—1

2. 逻辑符号 .
同步D触发器的逻辑符号如图5.2.2—2所示。 图

图5.2.2—2

3. 逻辑功能分析 .
Ⅰ. 当 CP = 0 时,控制门 G3、G4 关闭,输出都是1。这时,不管 D 端的输入信号如何变化,触发器都将保持原状态不变 保持原状态不变。 保持原状态不变 即:

Q n +1 = Q n
Ⅱ. 当 CP = 1 时, G3、G4 打开, D 端的输入信号才能通过这两个 门电路,使基本RS触发器的状态发生变化,其输出状态由 D 端的 输入信号决定。

4. 触发器的功能表示 CP = 1 ) . 触发器的功能表示(
Ⅰ. 特性表 同步D触发器的特性表如表5.2.2—1所示。 表

表5.2.2—1

Ⅱ. 次态卡诺图 同步D触发器的次态卡诺图如图5.2.2—3所示。 图

图5.2.2—3

Ⅲ. 特性方程 同步D触发器的特性方程为

Q n +1 = D

(公式5.2.2) 公式 )

Ⅳ. 激励表 同步D触发器的激励表如表5.2.2—2所示。 表

表5.2.2—2

Ⅴ. 状态转换图 同步D触发器的状态转换图如图5.2.2—4所示。 图

图5.2.2—4

Ⅵ. 波形图 同步D触发器的波形图如图5.2.2—5所示。设初始状态为0。 图

图5.2.2—5

三、同步JK触发器 同步 触发器
为了解决同步RS触发器输入端 R、S 之间的约束问题 约束问题,也可以 约束问题 将同步RS触发器接成同步JK触发器的结构形式。

1. 电路结构 .
同步JK触发器的电路结构如图5.2.3—1所示。 图

图5.2.3—1

2. 逻辑符号 .
同步JK触发器的逻辑符号如图5.2.3—2所示。 图

图5.2.3—2

3. 逻辑功能分析 .
Ⅰ. 当 CP = 0 时,控制门 G3、G4 关闭,输出都是1。这时,不管 J、K 端的输入信号如何变化,触发器都将保持原状态不变 保持原状态不变。 保持原状态不变 即:

Q n +1 = Q n

Ⅱ. 当 CP = 1 时, G3、G4 打开, J、K 端的输入信号才能通过这 两个门电路,使基本RS触发器的状态发生变化,其输出状态由 J、K 端的输入信号决定。
n n ①. 当 Q = 1,Q = 0时

Q n = 0,Q n = 1时 ②. 当

? K = 0:Q n +1 = Q n = 1 ? J = ×, ? n +1 ? K = 1:Q = 0 ?

? J = 0:Q n +1 = Q n = 0 ? K = ×, ? n +1 ? J = 1:Q = 1 ?

4. 触发器的功能表示 CP = 1 ) . 触发器的功能表示(
Ⅰ. 特性表 同步JK触发器的特性表如表5.2.3—1所示。 表

表5.2.3—1

Ⅱ. 次态卡诺图 同步JK触发器的次态卡诺图如图5.2.3—3所示。 图

图5.2.3—3

Ⅲ. 特性方程 同步JK触发器的特性方程为

Q n +1 = J Q n + KQ n

(公式5.2.3) 公式 )

Ⅳ. 激励表 同步JK触发器的激励表如表5.2.3—2所示。 表

表5.2.3—2

Ⅴ. 状态转换图 同步JK触发器的状态转换图如图5.2.3—4所示。 图

图5.2.3—4

Ⅵ. 波形图 同步JK触发器的波形图如图5.2.3—5所示。设初始状态为0。 图

图5.2.3—5

四、集成同步触发器
常见的中规模集成同步D触发器如图5.2.4—1所示。 图

图5.2.4—1

1G = CP = CP2 1 2G = CP3 = CP4

CP、、3、4 = CP ⊕ POL 12

同步触发器存在的问题——空翻 同步触发器存在的问题 空翻 在一个时钟周期的CP=1期间内同步触发器都能接收输入信号并 改变状态。我们把由此引起的在一个时钟脉冲周期中 触发器的状 在一个时钟脉冲周期中,触发器的状 在一个时钟脉冲周期中 空翻。 态发生多次翻转的现象叫做空翻 态发生多次翻转的现象 空翻 空翻是一种有害的现象,它使得时序逻辑电路不能按时钟节拍 工作,造成系统的误动作。造成空翻现象的原因是同步触发器结构 造成空翻现象的原因是同步触发器结构 造成空翻现象的原因 的不完善,下面将介绍几种无空翻的触发器,都是从结构上采取措 的不完善 施,从而克服了空翻现象。

返回

§5·3

主从触发器

主从触发器是由两级触发器构成,其中一级直接接收输入信号, 称为主触发器 主触发器;另一级接收主触发器的输出信号作为输入信号,称 主触发器 为从触发器 从触发器。 从触发器 两级触发器的时钟信号互补,从而有效地克服了空翻。 时钟信号互补 时钟信号互补

一、主从RS触发器 主从RS触发器 RS 1. 电路结构 .
主从RS触发器的电路结构如图5.3.1—1所示。 图

图5.3.1—1

2. 逻辑功能分析 .
G Ⅰ. 当 CP = 1时, 7、G8 打开,主触发器工作 接收输入端 R、S 主触发器工作,接收 主触发器工作 接收 的输入信号建立新状态 输入信号建立新状态 输入信号建立新状态。

n n ? Qm+1 = S + RQm ? ? ? RS = 0 ?

与此同时 CP = 0,从触发器 从触发器的控制门电路 G3、G4 被封锁,不 从触发器 不 保持原状态不变;使主从 触发器的状态也保持不变。 工作,其保持原状态不变 使主从 触发器的状态也保持不变 工作 保持原状态不变 使主从RS触发器的状态也保持不变 即

Q n +1 = Q n

的下降沿( 到来时,由于 CP = 0 ,主触发器 主触发器控 Ⅱ. 当CP的下降沿 CP ↓ )到来 的下降沿 到来 主触发器 制门电路 G7、G8 被封锁,并保持 CP ↓ 到达之前一瞬间的状态不变 到达之前一瞬间的状态不变, 保持 (即将在 的最后期间建立的状态存储起来)。 即将在 的最后期间建立的状态存储起来 CP = 1 即
n n Qm+ 2 = Qm+1

与此同时由于 CP = 1,从触发器的控制门电路G3、G4 被打开, 这时从触发器工作 从触发器接收主触发器的输出 从触发器工作,从触发器接收主触发器的输出 从触发器工作 从触发器接收主触发器的输出,改变自己的状 态,并且保持与主触发器的状态一致 并且保持与主触发器的状态一致。 并且保持与主触发器的状态一致 有
n Q n + 2 = Qm+ 2

Ⅲ. 在 CP = 0期间,由于主触发器保持状态不变 主触发器保持状态不变,因此受其控制的 受其控制的 主触发器保持状态不变 从触发器的状态,也即整个主从 触发器的状态也保持不变。 也即整个主从RS触发器的状态也保持不变 从触发器的状态 也即整个主从 触发器的状态也保持不变

由上述分析可知,主从 触发器的状态变化 在CP下降沿到 主从RS触发器的状态变化 主从 触发器的状态变化是在 下降沿到 达时( 发生的,CP一旦变为0后,主触发器被封锁,其状态 达时 CP ↓ )发生的 发生的 不再受 R、S 影响,故主从RS触发器不会有空翻现象 不会有空翻现象。 不会有空翻现象

这样主从 触发器 特性表 次态卡诺图 特性方程 激励表 主从RS触发器 特性表、次态卡诺图 特性方程、激励表 主从 触发器的特性表 次态卡诺图、特性方程 和状态转换图 同步 触发器一样 状态转换图与同步 触发器一样,只是在 CP ↓ 或 CP ↑有效。 状态转换图 同步RS触发器一样

3. 逻辑符号 .
主从RS触发器的逻辑符号如图5.3.1—2所示。 图

图5.3.1—2

4. 波形图 .
主从RS触发器的波形图如图5.3.1—3所示。设初始状态为0。 图

图5.3.1—3

二、主从JK触发器 主从 触发器 1. 电路结构 .
主从JK触发器触发器的电路结构如图5.3.2—1所示。 图

图5.3.2—1

2. 逻辑功能 .
主从JK触发器 特性表 次态卡诺图、特性方程 激励表和状 主从 触发器的特性表 次态卡诺图 特性方程 激励表 状 触发器 特性表、次态卡诺图 特性方程、激励表 态转换图与同步 触发器一样,只是在 CP ↓ 或 CP ↑ 有效。 同步JK触发器一样 态转换图 同步 触发器一样

3. 逻辑符号 .
主从JK触发器的逻辑符号如图5.3.2—2所示。 图

图5.3.2—2

4. 波形图 .
主从JK触发器的波形图如图5.3.2—3所示。设初始状态为0。 图

图5.3.2—3

5. 一次变化 .
主从JK触发器的主触发器 主触发器,在CP = 1 期间其状态能而且只能变 主触发器 状态能而且只能变 化一次,这种变化可能发生在 CP ↑→ CP ↓ 这一段时间内。这种现 化一次 象称为主从 触发器的一次变化 主从JK触发器的一次变化 主从 触发器的一次变化。

原因 主从JK触发器的主触发器 在 CP = 1 期间工作时,其接受 的反馈信号 Q、Q 保持不变。

主从JK触发器一次变化 一次变化的波形图如图5.3.2—4所示。设初始状 一次变化 图 态为0。

图5.3.2—4

主从JK触发器一次变化 一次变化的波形图如图5.3.2—5所示。设初始状 一次变化 图 态为0。

图5.3.2—5

6. 集成主从 触发器 . 集成主从JK触发器

异步置“ ” 异步置“ 异步置 异步置 0”端 S D 是异步置“1”端, RD 是异步置“0”端;均为低电平输入 有效。

7. 与输入主从 触发器 . 与输入主从JK触发器
Ⅰ. 引脚图 Ⅱ. 逻辑符号

1J = J1 J 2 J 3 1K = K1 K 2 K 3
返回

§5·4

边沿触发器

为了解决主从JK触发器的一次变化问题,提高触发器的抗干扰 能力,希望触发器的次态仅仅取决于时钟 作用沿到达时触发器 触发器的次态仅仅取决于时钟CP作用沿到达时触发器 触发器的次态仅仅取决于时钟 的输入信号以及触发器的现态。这样的触发器称为边沿触发器 边沿触发器。 的输入信号以及触发器的现态 边沿触发器

一、边沿JK触发器 边沿 触发器 1. 电路结构 .
边沿JK触发器的电路结构如图5.4.1—1所示。 图

图5.4.1—1

2. 逻辑功能 .
边沿JK触发器的逻辑功能与同步 触发器的逻辑功能完全一 边沿 触发器的逻辑功能与同步JK触发器的逻辑功能完全一 触发器的逻辑功能与同步 致。只是触发器的状态改变发生在时钟CP的下降沿或上升沿,即在 CP ↓ 或 CP ↑ 时,触发器根据输入信号改变状态;而在时钟CP的 其他期间,触发器都将保持原状态不变。

3. 逻辑符号 .
下降沿触发的边沿JK触发器的逻辑符号如图5.4.1—2所示。 图 下降沿触发

图5.4.1—2

4. 波形图 .
下降沿触发的边沿JK触发器的波形图如图5.4.1—3所示。设初 图 下降沿触发 始状态为0。

图5.4.1—3

二、边沿T触发器 边沿 触发器 1. 电路结构 .
如果将边沿JK触发器的输入端J和K相连作为 输入 和 相连作为 输入端就构成了 相连作为T输入 边沿T触发器。如图5.4.2—1所示。 图

图5.4.2—1

2. 逻辑符号 .
下降沿触发的边沿T触发器的逻辑符号如图5.4.2—2所示。 图 下降沿触发

图5.4.2—2

3. 触发器的功能表示 CP ↓ ) . 触发器的功能表示(
Ⅰ. 特性表 边沿T触发器的特性表如表5.4.2—1所示。 表

表5.4.2—1

Ⅱ. 次态卡诺图 边沿T触发器的次态卡诺图如图5.4.2—3所示。 图

图5.4.2—3

Ⅲ. 特性方程 边沿T触发器的特性方程为

Q n +1 = T Q n + T Q n =T ⊕Q
n

(公式5.4.1) 公式 )

Ⅳ. 激励表 边沿T触发器的激励表如表5.4.2—2所示。 表

表5.4.2—2

Ⅴ. 状态转换图 边沿T触发器的状态转换图如图5.4.2—4所示。 图

图5.4.2—4

Ⅵ. 波形图 边沿T触发器的波形图如图5.4.2—5所示。设初始状态为0。 图

图5.4.2—5

三、边沿T/触发器 边沿 1. 电路结构 .
当边沿T触发器的输入信号恒为1时,那么触发器每输入一个时 每输入一个时 钟脉冲CP,触发器的状态便翻转一次 触发器的状态便翻转一次,这种触发器称为边沿 /触发 边沿T 钟脉冲 触发器的状态便翻转一次 边沿 器。如图5.4.3—1所示。 图

图5.4.3—1

2. 逻辑符号
下降沿触发的边沿T/触发器的逻辑符号如图5.4.3—2所示。 下降沿触发 图

图5.4.3—2

3. 触发器的功能表示 CP ↓ ) . 触发器的功能表示(
Ⅰ. 特性表 边沿T/触发器的特性表如表5.4.3—1所示。 表

表5.4.3—1

Ⅱ. 特性方程 边沿T/触发器的的特性方程为

Q n +1 = Q n

(公式5.4.2) 公式 )

Ⅲ. 状态转换图 边沿T/触发器的状态转换图如图5.4.3—3所示。 图

图5.4.3—3

Ⅳ. 波形图 边沿T/触发器的波形图如图5.4.3—4所示。设初始状态为0。 图

图5.4.3—4

阻塞边沿D触发器 四、维持—阻塞边沿 触发器 维持 阻塞边沿 1. 电路结构
维持—阻塞边沿D触发器的电路结构如图5.4.4—1所示。 图

图5.4.4—1

2. 逻辑功能 .
边沿D触发器的逻辑功能与同步D触发器的逻辑功能完全一致。 只是触发器的状态改变发生在时钟CP的下降沿或上升沿,即在CP ↓ 或 CP ↑ 时,触发器根据输入信号改变状态;在时钟CP的其他期间, 触发器都将保持原状态不变。

3. 逻辑符号
上升沿触发的边沿D触发器的逻辑符号如图5.4.4—2所示。 图 上升沿触发

图5.4.4—2

4. 波形图
上升沿触发的边沿D触发器的波形图如图5.4.4—3所示。设初始 图 状态为0。

图5.4.4—3

五、中规模集成边沿触发器 1. 边沿 触发器 . 边沿D触发器

2. 边沿 触发器 . 边沿JK触发器

返回

§5·5

触发器的类型转换

每一种类型的触发器一般都有固定的逻辑功能。但是在实际工 作中,有时我们往往只有某一种类型的触发器,而电路却需要另一 种类型的触发器。这样就需要利用仅有的单一类型的触发器去实现 利用仅有的单一类型的触发器去实现 其他类型触发器的逻辑功能,即实现不同类型触发器之间的功能转 其他类型触发器的逻辑功能 换。

所谓触发器的类型转换 触发器的类型转换,就是将具有某种特定逻辑功能的触发 触发器的类型转换 器,在其信号的输入端加上转换逻辑电路 在其信号的输入端加上转换逻辑电路,用来实现另一种待求触 在其信号的输入端加上转换逻辑电路 发器的逻辑功能。如图5.5—1所示。 图

图5.5—1

由图5.5—1可知,实现触发器的类型转换 就是求转换逻辑电 触发器的类型转换,就是求转换逻辑电 触发器的类型转换 路。

一、公式法求触发器的类型转换 1. 方法 .
利用令已有触发器 待求触发器 特性方程相等 已有触发器和待求触发器 特性方程相等的原则,求出 已有触发器 待求触发器的特性方程相等 求出 转换逻辑方程。 转换逻辑方程

2. 步骤 .
Ⅰ. 写出 写出已有触发器和待求触发器的特性方程 特性方程。 特性方程 变换待求触发器的特性方程 特性方程,使之形式 形式与已有触发器的特性方 Ⅱ. 变换 特性方程 形式 程一致 一致。 一致 比较已有和待求触发器的特性方程 特性方程,根据两个方程相等的原则 Ⅲ. 比较 特性方程 求出转换逻辑方程。 求出转换逻辑方程 画出逻辑电路图。 Ⅳ. 根据转换逻辑画出逻辑电路图 画出逻辑电路图

3. JK触发器的类型转换 . 触发器的类型转换
Ⅰ. JK ? T JK触发器的特性方程 ①. 已知JK触发器的特性方程 JK触发器的特性方程为

Q n +1 = J Q n + K Q n
②. 待求T触发器的特性方程 T触发器的特性方程为

Q n +1 = T ⊕ Q n = T Qn + T Qn

③. 比较这两个特性方程可得待求触发器的转换逻辑方程 比较 得 转换逻辑方程为 转换逻辑方程

? J =T ? ? K =T

(公式5.5.1) 公式 )

转换实现电路 ④. 其转换实现电路 图5.5.1—1所示。 转换实现电路如图

图5.5.1—1

Ⅱ. JK ? T / JK触发器的特性方程 ①. 已知JK触发器的特性方程 JK触发器的特性方程为

Q n +1 = J Q n + K Q n
②. 待求T/触发器的特性方程 T 触发器的特性方程为

Q n +1 = Q n = 1 Qn + 1 Qn

③. 比较这两个特性方程可得待求触发器的转换逻辑方程 比较 得 转换逻辑方程为 转换逻辑方程

? J =1 ? ? K =1

(公式5.5.2) 公式 )

转换实现电路 ④. 其转换实现电路 图5.5.1—2所示。 转换实现电路如图

图5.5.1—2

Ⅲ. JK ? D JK触发器的特性方程 ①. 已知JK触发器的特性方程 JK触发器的特性方程为

Q n +1 = J Q n + K Q n
②. 待求D触发器的特性方程 D触发器的特性方程为

Q n +1 = D = D Qn + D Qn

③. 比较这两个特性方程可得待求触发器的转换逻辑方程 比较 得 转换逻辑方程为 转换逻辑方程

?J =D ? ? ?K=D ?

(公式5.5.3) 公式 )

转换实现电路 ④. 其转换实现电路 图5.5.1—3所示。 转换实现电路如图

图5.5.1—3

Ⅳ. JK ? RS JK触发器的特性方程 ①. 已知JK触发器的特性方程 JK触发器的特性方程为

Q n +1 = J Q n + K Q n
RS触发器的特性方程 ②. 待求RS触发器的特性方程 RS触发器的特性方程为

? Q n +1 = S + RQ n ? ? ? RS = 0 ?

Q n +1 = S + RQ n = SQ n + SQ n + RQ n = SRQ n + S RQ n + SQ n + RQ n = SRQ n + SQ n + RQ n = S Qn + R Qn

③. 比较这两个特性方程可得待求触发器的转换逻辑方程 比较 得 转换逻辑方程为 转换逻辑方程

?J =S ? ?K=R

(公式5.5.4) 公式 )

转换实现电路 ④. 其转换实现电路 图5.5.1—4所示。 转换实现电路如图

图5.5.1—4

4. D触发器的类型转换 . 触发器的类型转换
Ⅰ. D ? T ①. 已知D触发器的特性方程 D触发器的特性方程为

Q n +1 = D
②. 待求T触发器的特性方程 T触发器的特性方程为

Q n +1 = T ⊕ Q n

③. 比较这两个特性方程可得待求触发器的转换逻辑方程 比较 得 转换逻辑方程为 转换逻辑方程

D = T ⊕ Qn
转换实现电路 ④. 其转换实现电路 图5.5.1—5所示。 转换实现电路如图

(公式5.5.5) 公式 )

图5.5.1—5

Ⅱ. D ? T / ①. 已知D触发器的特性方程 D触发器的特性方程为

Q n +1 = D
②. 待求T/触发器的特性方程 T 触发器的特性方程为

Q n +1 = Q n
比较这两个特性方程可得待求触发器的转换逻辑方程 转换逻辑方程为 ③. 比较 得 转换逻辑方程

D = Qn

(公式5.5.6) 公式 )

转换实现电路 ④. 其转换实现电路 图5.5.1—6所示。 转换实现电路如图

图5.5.1—6

Ⅲ. D ? JK ①. 已知D触发器的特性方程 D触发器的特性方程为

Q n +1 = D

JK触发器的特性方程 ②. 待求JK触发器的特性方程 JK触发器的特性方程为

Q n +1 = J Q n + KQ n
③. 比较这两个特性方程可得待求触发器的转换逻辑方程 比较 得 转换逻辑方程为 转换逻辑方程

D = J Q n + KQ n

(公式5.5.7) 公式 )

转换实现电路 ④. 其转换实现电路 图5.5.1—7所示。 转换实现电路如图

图5.5.1—7

Ⅳ. D ? RS ①. 已知D触发器的特性方程 D触发器的特性方程为

Q n +1 = D
RS触发器的特性方程 ②. 待求RS触发器的特性方程 RS触发器的特性方程为

? Q n +1 = S + RQ n ? ? ? RS = 0 ?
比较这两个特性方程可得待求触发器的转换逻辑方程 转换逻辑方程为 ③. 比较 得 转换逻辑方程

? D = S + RQ n ? ? ? RS = 0 ?

(公式5.5.8) 公式 )

转换实现电路 ④. 其转换实现电路 图5.5.1—8所示。 转换实现电路如图

图5.5.1—8

5. T触发器的类型转换 . 触发器的类型转换
Ⅰ. T ? D ①. 已知T触发器的特性方程 T触发器的特性方程为

Q n +1 = T ⊕ Q n
②. 待求D触发器的特性方程 D触发器的特性方程为

Q n +1 = D = D ⊕ Qn ⊕ Qn

③. 比较这两个特性方程可得待求触发器的转换逻辑方程 比较 得 转换逻辑方程为 转换逻辑方程

T = D ⊕ Qn
转换实现电路 ④. 其转换实现电路 图5.5.1—9所示。 转换实现电路如图

(公式5.5.9) 公式 )

图5.5.1—9

Ⅱ. T ? T / ①. 已知T触发器的特性方程 T触发器的特性方程为

Q n +1 = T ⊕ Q n
②. 待求T/触发器的特性方程 T 触发器的特性方程为

Q n +1 = Q n = 1⊕ Qn

③. 比较这两个特性方程可得待求触发器的转换逻辑方程 比较 得 转换逻辑方程为 转换逻辑方程

T =1
转换实现电路 ④. 其转换实现电路 图5.5.1—10所示。 转换实现电路如图

(公式5.5.10) 公式 )

1

1T

Q

C1 CP
图5.5.1—10

Q

Ⅲ. T ? JK ①. 已知T触发器的特性方程 T触发器的特性方程为

Q n +1 = T ⊕ Q n
JK触发器的特性方程 ②. 待求JK触发器的特性方程 JK触发器的特性方程为

Q n +1 = J Q n + KQ n
比较这两个特性方程可得待求触发器的转换逻辑方程 转换逻辑方程为 ③. 比较 得 转换逻辑方程

T = J Q n + KQ n ⊕ Q n = J Q n + KQ n

(

)

(公式5.5.11) 公式 )

转换实现电路 ④. 其转换实现电路 图5.5.1—11所示。 转换实现电路如图

图5.5.1—11

Ⅳ. T ? RS ①. 已知T触发器的特性方程 T触发器的特性方程为

Q n +1 = T ⊕ Q n
②. 待求RS触发器的特性方程为 RS触发器的特性方程 RS触发器的特性方程

? Q n +1 = S + RQ n ? ? ? RS = 0 ?
比较这两个特性方程可得待求触发器的转换逻辑方程 转换逻辑方程为 ③. 比较 得 转换逻辑方程

?T = S + RQ n ⊕ Q n = S Q n + RQ n ? ? ? RS = 0 ?

(

)

(公式5.5.12) 公式 )

转换实现电路 ④. 其转换实现电路 图5.5.1—12所示。 转换实现电路如图

图5.5.1—12

6. RS触发器的类型转换 . 触发器的类型转换
Ⅰ. RS ? D RS触发器的特性方程 ①. 已知RS触发器的特性方程 RS触发器的特性方程为

? Q n +1 = S + RQ n ? ? ? RS = 0 ?
②. 待求D触发器的特性方程 D触发器的特性方程为

Q n +1 = D = D + DQ n

③. 比较这两个特性方程可得待求触发器的转换逻辑方程 比较 得 转换逻辑方程为 转换逻辑方程

?S=D ? ? ?R=D ?
转换实现电路 ④. 其转换实现电路 图5.5.1—13所示。 转换实现电路如图

(公式5.5.13) 公式 )

图5.5.1—13

Ⅱ. RS ? T RS触发器的特性方程 ①. 已知RS触发器的特性方程 RS触发器的特性方程为

? Q n +1 = S + RQ n ? ? ? RS = 0 ?
②. 待求T触发器的特性方程 T触发器的特性方程为

Q n +1 = T ⊕ Q n = T Q n + TQ n = T Qn + T + Qn Qn = T Q n + TQ n Q n

(

)

③. 比较这两个特性方程可得待求触发器的转换逻辑方程 比较 得 转换逻辑方程为 转换逻辑方程

? S = T Qn ? ? R = TQ n ? ?
转换实现电路 ④. 其转换实现电路 图5.5.1—14所示。 转换实现电路如图

(公式5.5.14) 公式 )

图5.5.1—14

Ⅲ. RS ? JK RS触发器的特性方程 ①. 已知RS触发器的特性方程 RS触发器的特性方程为

? Q n +1 = S + RQ n ? ? ? RS = 0 ?
JK触发器的特性方程 ②. 待求JK触发器的特性方程 JK触发器的特性方程为

Q n +1 = J Q n + KQ n

= J Qn + K + Qn Qn = J Q n + KQ n Q n

(

)

③. 比较这两个特性方程可得待求触发器的转换逻辑方程 比较 得 转换逻辑方程为 转换逻辑方程

? S = J Qn ? ? n ? R = KQ ?
转换实现电路 ④. 其转换实现电路 图5.5.1—15所示。 转换实现电路如图

(公式5.5.15) 公式 )

图5.5.1—15

五、图形法求触发器的类型转换
利用各种类型触发器的综合激励表 综合激励表,求出转换逻辑方程。 利用 综合激励表

Q

n

0

1

0 1
返回

第六章

时序逻辑电路

?概 述 ? 时序逻辑电路的分析 ?计 数 器 ?寄 存 器 ? 时序逻辑电路的设计

返回

§6·1
一、时序逻辑电路的定义

概述

所谓时序逻辑电路是指该电路在任何一个时刻的输出状态不仅 任何一个时刻的输出状态不仅 取决于该时刻的输入信号,还与电路原来的状态有关 还与电路原来的状态有关。又简称为时 取决于该时刻的输入信号 还与电路原来的状态有关 时 序电路。 序电路 即时序逻辑电路的次态是输入和现态的函数 次态是输入和现态的函数。 次态是输入和现态的函数

二、时序逻辑电路的结构特点
必须含有具有记忆功能的存储元件(如:触发 1. 时序逻辑电路中必须含有具有记忆功能的存储元件 . 必须含有具有记忆功能的存储元件 触发 器等); 2. 电路中存在输出到输入的反馈通道 . 存在输出到输入的反馈通道; 存在输出到输入的反馈通道 3. 时序逻辑电路的状态 . 时序逻辑电路的状态是由具有记忆功能的触发器所组成的存储 存储 电路的状态来表征的。 电路的状态来表征的

时序逻辑电路通常是由组合逻辑电路 存储电路两部分组成。 组合逻辑电路和存储电路 组合逻辑电路 存储电路 如图6.1.2—1所示。 图

Ⅰ. Ⅱ. Ⅲ. Ⅳ.

在图6.1.2—1中, 输入信号; 输入信号 X 1 X i 为时序逻辑电路的输入信号 输出信号; Y1 Y j 为时序逻辑电路的输出信号 输出信号 驱动信号; 驱动信号 W1 Wk 为时序逻辑电路的驱动信号 状态信号。 状态信号 Q1 Qm为时序逻辑电路的状态信号

图6.1.2—1

三、时序逻辑电路的分类
1. 按照电路状态转换情况 . 电路状态转换情况的不同,时序逻辑电路分为同步时序逻 电路状态转换情况 同步时序逻 辑电路和异步时序逻辑电路 异步时序逻辑电路两大类。 辑电路 异步时序逻辑电路 同步时序电路中,各个触发器的时钟脉冲相同,即电路中有一 Ⅰ. 同步时序电路中 有一 个统一的时钟脉冲,电路中各触发器的状态改变是同步的 个统一的时钟脉冲 各触发器的状态改变是同步的。 各触发器的状态改变是同步的 异步时序电路中,各个触发器的时钟脉冲不同,即电路中没有 Ⅱ. 异步时序电路中 没有 统一的时钟脉冲来控制电路状态的变化;电路状态发生变化时,电 统一的时钟脉冲 路中各触发器的状态改变有先有后 是异步进行的 各触发器的状态改变有先有后,是异步进行的 各触发器的状态改变有先有后 是异步进行的。

2. 按照电路中输出信号是否与输入信号直接相关 . 输出信号是否与输入信号直接相关,时序逻辑电路 输出信号是否与输入信号直接相关 又分为米里 米里(Mealy)型电路和莫尔 莫尔(Moore)型电路。 米里 型 莫尔 型

Q n 有关 米里型电路的输出信号 现态 有关,又 Ⅰ. 其中米里型电路 输出信号 Y 既与触发器的现态 米里型电路 与输入信号 X 有关 输入信号 有关。

n 莫尔型电路的输出信号 有关,而与 Ⅱ. 而莫尔型电路 输出信号 Y 仅与触发器的现态 Q 有关 莫尔型电路 现态 无关;或者根本就不存在独立设置的输出,而以电路的 输入信号 X 无关 状态直接作为输出。

四、时序逻辑电路的功能表示
时序逻辑电路的逻辑功能可用逻辑方程组 状态表 卡诺图 逻辑方程组、状态表 卡诺图、 逻辑方程组 状态表、卡诺图 状态图、时序图 逻辑电路图6种方式来表示,这些表示方法在本 时序图和逻辑电路图 状态图 时序图 逻辑电路图 质上是相同的,可以互相转换。

图6.1.4—1

1. 逻辑方程组 .
由图6.1.4—1可知,在时序逻辑电路中,通常存在三种方程组。 图

Ⅰ. 输出方程组 输出方程是用来描述时序逻辑电路的输出信号 Y 与输入信号 X 输出信号 输入信号 Q n 之间的相互关系的逻辑函数表达式。 以及现态 现态

Y = F ( X , Qn )
Ⅱ. 驱动方程组

(公式6.1.1) 公式 )

驱动方程是用来描述时序逻辑电路的驱动信号 W与输入信号 X 驱动信号 输入信号 n 以及现态 Q 之间的相互关系的逻辑函数表达式。 现态

W = G ( X , Qn )
Ⅲ. 状态方程组

(公式6.1.2) 公式 )

Q n +1与输入信号 X 以 状态方程是用来描述时序逻辑电路的次态 次态 输入信号 n 及现态 Q 之间的相互关系的逻辑函数表达式。 现态
Q n +1 = H ( X , Q n )
(公式6.1.3) 公式 )

2. 状态表 .
Q n +1 与输 状态表是用来描述时序逻辑电路的输出信号 Y 、次态 输出信号 次态 输 n 表格。 入信号 X 、现态 Q 之间的相互关系的表格 现态 表格

3. 状态图 .
状态表是指用图形 图形的形式来描述时序逻辑电路的输出信号 Y 、 图形 输出信号 n +1 n 次态 Q 与输入信号 X 、现态 Q 之间的相互关系。 输入信号 现态

返回

§6·2

时序逻辑电路的分析

一、时序逻辑电路的分析
所谓时序逻辑电路的分析,就是根据给定的时序逻辑电路的电 给定的时序逻辑电路的电 路图;求出其状态表、状态图或时序图;从而分析该电路的逻辑功 路图 分析该电路的逻辑功 能,确定其工作特点。

二、时序逻辑电路的分析步骤
1. 根据给定的时序逻辑电路图列方程 . 列方程。 列方程 时钟方程; Ⅰ. 列出各触发器的时钟方程 时钟方程 输出方程; Ⅱ. 列出时序逻辑电路的输出方程 输出方程 驱动方程。 Ⅲ. 列出各触发器的驱动方程 驱动方程 2. 将驱动方程代入相应触发器的特性方程,求得各触发器的次态 . 求 方程,也就是时序逻辑电路的状态方程 状态方程。 状态方程 3. 根据状态方程和输出方程,计算列出该时序逻辑电路的状态表 . 状态表, 列 状态表 并画出状态图 时序图。 画 状态图或时序图 状态图 时序图 4. 根据电路的状态表、状态图或时序图说明 . 说明给定时序逻辑电路的 说明 逻辑功能和工作特点 工作特点。 逻辑功能 工作特点

三、时序逻辑电路的分析实例
下面举例说明时序逻辑电路的具体分析方法。 例6.2.1 试分析图6.2.3—1所示时序逻辑电路的逻辑功能。 图

图6.2.3—1

解: 1. 列方程 . Ⅰ. 时钟方程组

CP2 = CP = CP0 = CP ↓ 1
Ⅱ. 输出方程组

(同步时序电路的时 同步时序电路的时 钟方程可省去不写) 钟方程可省去不写

Y =Q Q
n 2

n 1

(莫尔型时 莫尔型时 序逻辑电路) 序逻辑电路

Ⅲ. 驱动方程组
n n ? J 0 = Q2 , K 0 = Q2 ; ? ? J1 = Q0n, K1 = Q0n; ? ? J 2 = Q1n, K 2 = Q1n。 ? ?

2. 求状态方程 . 已知JK触发器的特性方程

Q n +1 = J Q n + KQ n
将各触发器的驱动方程代入 驱动方程代入,即得时序逻辑电路的状态方程组 驱动方程代入 状态方程组
n ? Q0n +1 = Q2 ; ? n +1 ? n ? Q1 = Q0 ; ? n +1 Q2 = Q1n。 ? ?

3. 计算、列状态表 . 计算、

4. 画状态图、时序图 . 画状态图、

状态图

时序图

5. 功能说明 . 000→001→011→111→110→100→000→… 有效循环的这6个状态在时钟脉冲CP的作用下,是按格雷码 格雷码规 Ⅰ. 有效循环 格雷码 律变化的。 所以这是一个用循环码 循环码表示的六进制同步计数器 六进制同步计数器。当对第6个 循环码 六进制同步计数器 脉冲计数时,计数器又重新从000开始计数,并产生输出Y=1。 = 不能自启动。 Ⅱ. 电路不能自启动 不能自启动

例6.2.2

试分析图6.2.3—2所示时序逻辑电路的逻辑功能。 图

图6.2.3—2

解: 1. 列方程 . Ⅰ. 时钟方程组

CP = CP0 = CP ↓ 1
Ⅱ. 输出方程组

Y = XQ = X +Q
n 1

n 1

(米里型时 米里型时 序逻辑电路) 序逻辑电路

Ⅲ. 驱动方程组

? T0 = 1; ? ? T1 = X ⊕ Q0n。 ? ?

2. 求状态方程 . 已知T触发器的特性方程

Q n +1 = T ⊕ Q n
将各触发器的驱动方程代入 驱动方程代入,即得时序逻辑电路的状态方程组 驱动方程代入 状态方程组

? Q0n +1 = Q0n; ? ? n +1 Q1 = X ⊕ Q0n ⊕ Q1n。 ? ?

3. 计算、列状态表 . 计算、

4. 画状态图、时序图 . 画状态图、

状态图

时序图

5. 功能说明 . 00→01→10→11→00→… Ⅰ. 由状态图可以看出,当输入 X=0 时,在时钟脉冲CP的作下, = 递增规律循环变化。 电路的4个状态按递增 递增 00→11→10→01→00→… X= CP 4 Ⅱ. 当 X=1 时,在时钟脉冲CP的作用下,电路的4个状态按递减 递减 规律循环变化。 可见,该电路既具有递增计数功能,又具有递减计数功能,是 一个两位二进制(4进制)同步可逆 可逆计数器。 可逆 能自启动。 Ⅲ. 电路能自启动 能自启动

例6.2.3

试分析图6.2.3—3所示时序逻辑电路的逻辑功能。 图

图6.2.3—3

解: 1. 列方程 . Ⅰ. 时钟方程组

? CP0 = CP ↑ ; ? ? CP = Q0n ↑ ; ? 1 ? CP2 = Q1n ↑ 。 ? ?
驱动方程组 Ⅱ. 驱动方程组

(异步时序电路 异步时序电路) 异步时序电路

? D0 = Q0n; ? ? D1 = Q1n; ? ? n D2 = Q2。 ? ?

2. 求状态方程 . 已知T触发器的特性方程

Q n +1 = D
将各触发器的驱动方程代入 驱动方程代入,即得时序逻辑电路的状态方程组 驱动方程代入 状态方程组

? Q n +1 = Q n 0 ? 0 ? n +1 Q1 = Q1n ? ? n n ? Q2 +1 = Q2 ?

( CP = CP ↑ );

( ) (CP = Q ↑)。
CP = Q0n ↑ ; 1
2 n 1

0

3. 计算、列状态表 . 计算、

4. 画状态图 .

状态图

5. 功能说明 . 由上述分析可知该电路的逻辑功能为一异步 位二进制加法 异步的3位二进制 位二进制加法 异步 计数器,或异步的模8加法计数器。 计数器

例6.2.4

试分析图6.2.3—4所示时序逻辑电路的逻辑功能。 图

图6.2.3—4

解: 1. 列方程 . Ⅰ. 时钟方程组

? CP0 = CP ↑ ; ? ? n ? CP = Q0 ↑ 。 1 ?
Ⅱ. 输出方程组

Z = Q1n Q0n
Ⅲ. 驱动方程组

? D0 = Q0n; ? ? ? D1 = Q1n。 ?

2. 求状态方程 . 已知T触发器的特性方程

Q n +1 = D
将各触发器的驱动方程代入 驱动方程代入,即得时序逻辑电路的状态方程组 驱动方程代入 状态方程组
n+ ? Q0n+1 = Q0n ? ? n +1 ? Q1 = Q1n ?

( CP = CP ↑ ); ( CP = Q ↑ )。
0 1 n 0

3. 计算、列状态表 . 计算、

4. 画状态图、时序图 . 画状态图、

状态图

时序图

5. 功能说明 . 由状态图可知,该电路一共有4个状态00、01、10、11;在时 钟脉冲CP作用下,按照减 规律循环变化 按照减1规律循环变化 按照减 规律循环变化,所以是一个4进制减法计 数器,Z是借位信号 是借位信号。 是借位信号 返回

§6·3
一、基本概念 1. 定义 .

计数器(Counter) 计数器

在数字电路中,能够记忆输入脉冲 个数 记忆输入脉冲CP个数 记忆输入脉冲 个数的时序逻辑电路称为 计数器。 通常用来记录外部事件 记录外部事件(如:时钟脉冲)发生的次数 发生的次数。 记录外部事件 发生的次数

2. 特点 .
状态图呈现单一循环回路 单一循环回路(或具有主循环回路 具有主循环回路)的形 Ⅰ. 计数器的状态图 状态图 单一循环回路 具有主循环回路 式。 状态数称为计数器的模数 模数。 Ⅱ. 循环回路中的状态数 状态数 模数 循环回路中如有M个状态 个状态,则称这样的时序逻辑电路为模M计 个状态 模 计 数器,也叫做M进制计数器 进制计数器。 数器 进制计数器 M通常又叫做计数器的容量 容量,或计数器的计数长度 计数长度。 容量 计数长度

3. 分类 .
按计数进制可分为二进制 二进制计数器、十进制 十进制计数器和N进 Ⅰ. 计数器按计数进制 按计数进制 二进制 十进制 进 制计数器; Ⅱ. 按计数的增减趋势 按计数的增减趋势可分为加法 加法计数器、减法 减法计数器和可逆 可逆计数 的增减趋势 加法 减法 可逆 器; Ⅲ. 按计数器中各触发器的状态翻转是否与计数脉冲同步分为同步 同步 计数器和异步 异步计数器。 异步

二、二进制计数器 1. 二进制同步计数器 .
Ⅰ. 二进制同步加法计数器 3位二进制(8进制 进制)同步加法计数器的电路结构如图6.3.2—1 进制 图 所示。

图6.3.2—1

二进制同步加法计数器的级间连接规律 二进制同步加法计数器 级间连接规律 ①. 驱动方程组

? ? ? ? ? ? ? ? ? ? ?

T0 = J 0 = K 0 = 1; T1 = J1 = K1 = Q0n; T2 = J 2 = K 2 = Q1nQ0n; L L
i ?1

Ti = J i = K i = Qin?1Qin? 2 L Q1nQ0n = ∏ Q n。 j
j =0

②. 进位输出方程

C = QinQin?1 L Q1nQ0n = ∏ Q n j
j =0

i

Ⅱ. 二进制同步减法计数器 3位二进制(8进制 进制)同步减法计数器的电路结构如图6.3.2—2 进制 图 所示。

图6.3.2—2

二进制同步减法计数器的级间连接规律 二进制同步减法计数器 级间连接规律 ①. 驱动方程组

? ? ? ? ? ? ? ? ? ? ?

T0 = J 0 = K 0 = 1; T1 = J1 = K1 = Q0n; T2 = J 2 = K 2 = Q1n Q0n; L L
i ?1

Ti = J i = K i = Qin?1 Qin? 2 L Q1n Q0n = ∏ Q n。 j
j =0

②. 借位输出方程

B = Qin Qin?1 L Q1n Q0n = ∏ Q n j
j =0

i

Ⅲ. 二进制同步可逆计数器 单时钟3位二进制(8进制 进制)同步可逆计数器的电路结构如图 ①. 单时钟 进制 图 6.3.2—3所示。

图6.3.2—3

图6.3.2—3中,用 U / D 表示加减控制信号 加减控制信号,且 U / D = 0 时作 加减控制信号 加计数, U / D = 1 时作减计数 减计数。 加计数 减计数

双时钟3位二进制(8进制 进制)同步可逆计数器的电路结构如图 ②. 双时钟 进制 图 6.3.2—3/所示。

图6.3.2—3/

集成同步二进制计数器
Ⅰ. 4位集成二进制同步加法计数器74LS161 ①. 引脚图 ②. 逻辑符号

③. 功能表

功能表

Ⅱ. 双4位集成二进制同步加法计数器CC4520 ①. 引脚图

②. 逻辑符号

③. 逻辑功能 ⅰ. ⅱ. ⅲ. ⅳ. CR=1时,异步清零 异步清零; 异步清零 CR=0、EN=1时,在CP脉冲上升沿 脉冲上升沿作用下进行加法计数 加法计数; 脉冲上升沿 加法计数 CR=0、CP=0时,在EN脉冲下降沿 脉冲下降沿作用下进行加法计数 加法计数; 脉冲下降沿 加法计数 CR=0、EN=0或CR=0、CP=1时,计数器状态保持 保持不变。 保持

Ⅲ. 4位集成二进制同步可逆计数器74LS191 ①. 引脚图

②. 逻辑符号

③. 功能表

功能表

Ⅳ. 4位集成二进制同步可逆计数器74LS193 ①. 引脚图

②. 逻辑符号

③. 功能表

功能表

2. 二进制异步计数器 .
Ⅰ. 二进制异步加法计数器 3位二进制(8进制 进制)异步加法计数器的电路结构如图6.3.2—4 进制 图 所示。

图6.3.2—4

时序图

二进制异步加法计数器的级间连接规律 二进制异步加法计数器 级间连接规律 ①. 驱动方程组

Ti = J i = K i = 1? ? ?T/ ? n Di = Qi ? ?
②. 时钟方程组

? ? ? ? ↓? ? ? ? ?

CP0 = CP CP = Q 1 L
n 0

CP2 = Q1n CPi = Qin?1



? ? ? ? ↑? ? ? ? ?
i

CP0 = CP CP = Q0n 1 CP2 = Q1n L CPi = Qin?1

③. 进位输出方程

C = QinQin?1 L Q1nQ0n = ∏ Q n j
j =0

Ⅱ. 二进制异步减法计数器 3位二进制(8进制 进制)异步减法计数器的电路结构如图6.3.2—5 进制 图 所示。

图6.3.2—5

时序图

二进制异步减法计数器的级间连接规律 二进制异步减法计数器 级间连接规律 ①. 驱动方程组

Ti = J i = K i = 1? ? ?T/ ? n Di = Qi ? ?
②. 时钟方程组

? ? ? ? ↑? ? ? ? ?

CP0 = CP CP = Q 1 L
n 0

CP2 = Q1n CPi = Qin?1



? ? ? ? ↓? ? ? ? ?
i

CP0 = CP CP = Q0n 1 CP2 = Q1n L CPi = Qin?1

③. 借位输出方程

B = Qin Qin?1 L Q1n Q0n = ∏ Q n j
j =0

集成异步二进制计数器
Ⅰ. 4位集成二进制异步加法计数器74LS197 ①. 引脚图

②. 逻辑符号

逻辑功能 ③. 逻辑功能 ⅰ. CR = 0 时,异步清零 异步清零。 异步清零 异步置数。 ⅱ. CR = 1 、 CT / LD = 0 时,异步置数 异步置数 异步加法计数。 ⅲ. CR = CT / LD = 1时,异步加法计数 异步加法计数 CP加在 加在CP Q 连接起来,则构 a. 若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接 成4位二进制即16进制异步加法计数器; 加在CP b. 若将CP加在 1端, CP0接0或1,则构成3位二进制即8进制计 加在 或 不工作; 数器,FF0不工作 加在CP c. 如果只将CP加在 0端,CP1接0或1,则形成1位二进制即2进 加在 或 制计数器。

三、十进制计数器 1. 十进制同步计数器 .
Ⅰ. 十进制同步加法计数器 ①. 状态图

②. 时钟方程组

CP0 = CP = CP2 = CP3 = CP 1
③. 输出方程

C = Q3nQ0n

④. 次态卡诺图

⑤. 状态方程组

? ? ? ? ? ? ? ? ?

Q0n +1 = Q0n = 1 Q0n + 1 Q0n; Q1n +1 = Q3n Q1nQ0n + Q1n Q0n = Q3nQ0n Q1n + Q0n Q1n;
n n n n n Q2 +1 = Q2 Q1nQ0n + Q2 Q1nQ0n = Q1nQ0n Q2 + Q1nQ0n Q2 ; n n Q3n +1 = Q2 Q1nQ0n + Q3n Q0n = Q2 Q1nQ0n Q3n + Q0n Q3n。

JK触发器特性方程 触发器特性方程 ⑥. 驱动方程组

Q n +1 = J Q n + KQ n
J 0 = K 0 = 1; J1 = Q3nQ0n,K1 = Q0n; J 2 = K 2 = Q1nQ0n;
n J 3 = Q2 Q1nQ0n,K 3 = Q0n。

? ? ? ? ? ? ?

⑦. 电路图 十进制同步加法计数器的电路如图6.3.3—1所示。 图

图6.3.3—1

⑧. 检查电路能否自启动 将无效状态 无效状态1010 ? 1111代入状态方程 无效状态 代入状态方程

Ⅱ. 十进制同步减法计数器 ①. 状态图

②. 时钟方程组

CP0 = CP = CP2 = CP3 = CP 1
③. 输出方程
n B = Q3n Q2 Q1n Q0n

④. 状态方程组 ? Q0n +1 = Q0n = 1 Q0n + 1 Q0n; ? ? Q n +1 = Q n +Q n Q n Q n + Q nQ n = Q n Q n Q n Q n + Q n Q n; 3 2 1 0 1 0 3 2 0 1 0 1 ? 1 ? n n n n ? Q2 +1 = Q3n Q0n + Q2 Q1n + Q0n = Q3n Q0n Q2 + Q1n Q0n Q2 ; ? ? Q n +1 = Q n Q n Q n Q n + Q nQ n == Q n Q n Q n Q n + Q n Q n。 3 2 1 0 3 0 2 1 0 3 0 3 ? 3

(

)

(

)

JK触发器特性方程 触发器特性方程 ⑤. 驱动方程组

Q n +1 = J Q n + KQ n
J 0 = K 0 = 1;
n J1 = Q3n Q2 Q0n,K1 = Q0n;

? ? ? ? ? ? ? ? ?

J 2 = Q3n Q0n,K 2 = Q1n Q0n;
n J 3 = Q2 Q1n Q0n,K 3 = Q0n。

⑥. 电路图 十进制同步减法计数器的电路如图6.3.3—2所示。 图

图6.3.3—2

⑦. 检查电路能否自启动 将无效状态 无效状态1010 ? 1111代入状态方程 无效状态 代入状态方程

集成同步十进制计数器
Ⅰ. 集成十进制同步加法计数器74LS160、74LS162的引脚排列图、 逻辑图与74LS161、74LS163相同。 是十进制同步加法计数器,而 ①. 不同的是,74LS160和74LS162是十进制同步加法计数器 和 是十进制同步加法计数器 74LS161和74LS163是4位二进制(16进制)同步加法计数器 位二进制( 进制 同步加法计数器。 进制) 和 是 位二进制 ②. 此外,74LS160和74LS162的区别是,74LS160采用的是异步清 采用的是异步清 零方式,而74LS162采用的是同步清零方式 采用的是同步清零方式。 零方式 采用的是同步清零方式

单时钟集成十进制同步可逆 可逆计数器,其引脚排列图 Ⅱ. 74LS190是单时钟 单时钟 可逆 和逻辑图与74LS191相同。

功能表

双时钟集成十进制同步可逆 可逆计数器,其引脚排列图 Ⅲ. 74LS192是双时钟 双时钟 可逆 和逻辑图与74LS193相同。

功能表

2. 十进制异步计数器 .
Ⅰ. 十进制异步加法计数器 ①. 时序图

②. 时钟方程组

? ? ? ↑? ? ? ?
③. 输出方程

CP0 = CP CP = Q0n 1 CP2 = Q1n CP3 = Q0n

C = Q3nQ0n

④. 次态卡诺图

⑤. 状态方程组 注意 当CP到来电路转换状态时,不具备时钟条件的触发器 相应状 不具备时钟条件的触发器,相应状 不具备时钟条件的触发器 态所对应的最小项应当成随意项来处理。 态所对应的最小项应当成随意项来处理

? ? ? ↑? ? ? ?

CP0 = CP CP = Q0n 1 CP2 = Q1n CP3 = Q0n

? ? ? ? ? ? ? ? ?

Q0n +1 = Q0n Q1n +1 = Q3n Q1n
n n Q2 +1 = Q2 n Q3n +1 = Q2 Q1n

D触发器特性方程 触发器特性方程

Q n +1 = D
⑥. 驱动方程组

? ? ? ? ? ? ? ? ?

D0 = Q0n; D1 = Q3n Q1n;
n D2 = Q2 ; n D3 = Q2 Q1n。

⑦. 电路图 十进制异步加法计数器的电路如图6.3.3—3所示。 图

图6.3.3—3

⑧. 检查电路能否自启动 将无效状态 无效状态1010 ? 1111代入状态方程 无效状态 代入状态方程

Ⅱ. 十进制异步减法计数器 ①. 时序图

②. 时钟方程组

? ? ? ↑? ? ? ?

CP0 = CP CP = Q0n 1 CP2 = Q1n CP3 = Q0n

③. 输出方程
n B = Q3n Q2 Q1n Q0n

④. 次态卡诺图

⑤. 状态方程组

? ? ? ↑? ? ? ?

CP0 = CP CP = Q0n 1 CP2 = Q1n CP3 = Q0n
? ? ? ? ? ? ? ? ?

Q0n +1 = Q0n
n n Q2 +1 = Q2

n Q1n +1 = ( Q3n + Q2 ) Q1n

n Q3n +1 = Q3n Q2 Q1n

JK触发器特性方程 触发器特性方程

Q n +1 = J Q n + KQ n
⑥. 驱动方程组

? ? ? ? ? ? ?

J 0 = K 0 = 1;
n J1 = Q3n + Q2 ,K1 = 1;

J 2 = K 2 = 1;
n J 3 = Q2 Q1n,K 3 = 1。

⑦. 电路图 十进制异步减法计数器的电路如图6.3.3—4所示。 图

图6.3.3—4

⑧. 检查电路能否自启动 将无效状态 无效状态1010 ? 1111代入状态方程 无效状态 代入状态方程

集成异步十进制计数器
Ⅰ. 二—五—十进制异步加法计数器 ①. 引脚图

②. 逻辑符号

③. 功能表

功能表

四、N计数器 计数器 1. N进制计数器的构成原理 . 进制计数器的 进制计数器的构成原理
市场上能买到的集成计数器一般为二进制和8421BCD码十进制 计数器,如果需要其他进制的计数器,可在现有的二进制或十进制 在现有的二进制或十进制 集成计数器的基础上,利用其清零端或预置数端 利用其清零端或预置数端,外加适当的门电 集成计数器的基础上 利用其清零端或预置数端 外加适当的门电 路,从而构成按自然态序进行计数的N进制计数器。

2. N进制计数器的构成方法 . 进制计数器的构成 进制计数器的构成方法
同步清零端或置数端归零 Ⅰ. 用同步清零端或置数端归零 同步清零端或置数端归零构成N进制计数器 写出状态 SN ?1 的二进制代码 二进制代码。 ①. 写出 二进制代码 求归零逻辑,即求同步清零端或置数端归零控制信号的逻辑表 ②. 求归零逻辑 达式。 ③. 画连线图。 画连线图 异步清零端或置数端归零 Ⅱ. 用异步清零端或置数端归零 异步清零端或置数端归零构成N进制计数器 写出状态 SN 的二进制代码 二进制代码。 ①. 写出 二进制代码 求归零逻辑,即求异步清零端或置数端归零控制信号的逻辑表 ②. 求归零逻辑 达式。 画连线图。 ③. 画连线图

在前面介绍的集成计数器中 清零、置数均采用同步方式 同步方式的有74LS163; ①. 清零、置数均采用同步方式 清零、置数均采用异步方式 均采用异步方式的有74LS192、74LS193、74LS197; ②. 清零、置数均采用异步方式 清零采用异步方式、置数采用同步方式 置数采用同步方式的有74LS160、 ③. 清零采用异步方式 置数采用同步方式 74LS161; 只具有异步清零功能 零功能的有CC4520、74LS190、74LS191; ④. 只具有异步清零功能 具有异步清零和异步置9功能 ⑤. 74LS290则具有异步清零和异步置 功能 具有异步清零和异步置 功能。

例6.3.1 解:

用74LS163构成一个12进制计数器。

写出状态 SN ?1 的二进制代码 二进制代码。 ①. 写出 二进制代码

SN ?1 = S12?1 = S11 = 1011
求归零逻辑。 ②. 求归零逻辑

PN ?1 = ∏Qin (1)
i =0

n? n?1

n P = Q3nQ1nQ0 11

CR = LD = PN ?1 = P 11

③. 画连线图。 画连线图 Ⅰ. 用同步清零端 CR 归零。 Ⅱ. 用同步置数端 LD 归零。

D0~D3可随意处理

D0~D3必须都接0

例6.3.2 解:

用74LS197构成一个12进制计数器。

写出状态 SN 的二进制代码 二进制代码。 ①. 写出 二进制代码

SN = S12 = 1100
求归零逻辑。 ②. 求归零逻辑

PN = ∏Qin (1)
i =0

n? n?1

n P = Q3nQ2 12

CR = CT / LD = PN = P 12

③. 画连线图。 画连线图 Ⅰ. 用异步清零端 CR 归零。 Ⅱ. 用异步置数端 CT / LD 归零。

D0~D3可随意处理

D0~D3必须都接0

例6.3.3 解:

用74LS161构成一个12进制计数器。

Ⅰ. 用异步清零端 CR 归零。

Ⅱ. 用同步置数端 LD 归零。

例6.3.4—1

用74LS161构成一个10进制计数器。

例6.3.4—2

用74LS161构成一个7进制计数器。

例6.3.4—3

用74LS161构成一个9进制计数器。

例6.3.5

用74LS290构成一个6进制计数器。

3. 集成计数器的级联扩展 . 集成计数器的级联扩展
例6.3.6—1 用74LS161构成一个256进制计数器。

方法一: 方法一:同步

16 ×16 = 256

方法二:异步 方法二:

16 ×16 = 256

例6.3.6—2

用74LS161构成一个4096进制计数器。

方法一: 方法一:串联

16 ×16 ×16 = 4096

方法二:并联 方法二:

16 ×16 ×16 = 4096

例6.3.7

用74LS161构成一个147进制计数器。

方法一: 方法一:同步清零

147D = 10010011B

&
Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 1 1 CT T CR 74LS161 (1) CT P CO CP D 0 D 1 D 2 D 3 LD 1 Q4 Q5 Q6 Q7 Q0 Q1 Q2 Q3 CT T CR 74LS161 (2) CT P CO CP D 0 D 1 D 2 D 3 LD

CP

1

方法二:异步清零 方法二:

146D = 10010010B
&
Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 1 1 CT T CR 74LS161 (1) CT P CO CP D 0 D 1 D 2 D 3 LD CP 1 1 1 Q4 Q5 Q6 Q7 Q0 Q1 Q2 Q3 CT T CR 74LS161 (2) CT P CO CP D 0 D 1 D 2 D 3 LD

1

0

0

0

0

1

0

0

0

0

例6.3.8—1

用74LS290构成一个100进制计数器。

例6.3.8—2

用74LS290构成一个60进制计数器。

例6.3.8—3

用74LS290构成一个64进制计数器。

4. 一种提高归零可靠性的方法 .

利用一个基本 触发器 归零信号暂存 基本RS触发器 归零信号暂存一下,从而保证归零信 基本 触发器将归零信号暂存 号有足够的作用时间,使计数器能够可靠归零。

使用时钟CP下降沿触发 下降沿触发的集成计数器时,电路中需增加一个反 下降沿触发 反 相器。 相器 返回

寄存器( §6·4 寄存器(Register) )
一、基本概念 1. 定义 .
在数字电路中,用来存放二进制数或二进制代码的时序逻辑电 路称为寄存器 寄存器。 寄存器

2. 特点 .
触发器组合起来构成的。 Ⅰ. 寄存器是由具有存储功能的触发器 触发器 Ⅱ. 一个触发器可以存储1位二进制数,如果存放 n 位二进制代码 的寄存器,需要用 n 个触发器来构成。

2. 分类 .
按照逻辑功能 逻辑功能的不同,可将寄存器分为基本寄存器 移位寄存 基本寄存器和移位寄存 逻辑功能 基本寄存器 器两大类。 基本寄存器 寄存器只能并行输入 并行输入数据,需要时也只能并行输出 并行输出。 Ⅰ. 基本寄存器 并行输入 并行输出 移位寄存器中的数据可以在移位脉冲的作用下依次逐位右移或 Ⅱ. 移位寄存器 左移;数据既可以并行输入 并行输入、并行输出 输出;也可以串行输入 串行输入、串行输 并行输入 输出 串行输入 输 出;还可以并行输入、串行输出;以及串行输入、并行输出,形式 十分灵活,用途也很广。

二、基本寄存器 1. 单拍工作方式基本寄存器 . 单拍工作方式基本寄存器
Ⅰ. 电路结构 单拍工作方式基本寄存器的电路结构如图6.4.2—1所示。 图

图6.4.2—1

Ⅱ. 工作原理 无论单拍工作方式寄存器中原来存储的内容是什么,只要送数 控制时钟脉冲CP上升沿到来,加在并行输入端的数据 D0 D3 ,就 被立即送入进寄存器中保存起来。 即:
n n Q3n+1Q2 +1Q1n+1Q0 +1 = D3D2 D1D0

2. 双拍工作方式基本寄存器

相关文章:
2011数电课件1_图文.ppt
2011数电课件1 - 课程特点:数字电路是一门技术基础课程。 数字电路内容:①
2011数电23解析_图文.ppt
2011数电23解析 - 上次内容回顾1 ? 二进制 ? ? 以2为基数 ( N
2011数电课件3_图文.ppt
2011数电课件3 - 第三章 组合逻辑电路 数字电路的分类: ■组合逻辑电路
课程综述(数电)2011.3_图文.ppt
课程综述(数电)2011.3 - 1、数字电子技术内容体系结构 数字电路分三大教
2010-2011数电2_图文.ppt
2010-2011数电2 - 20.6 组合逻辑电路的分析与综合 组合逻辑电路:
2011数电答案.doc
2011数电答案 - 四、设计题 (第 1 小题 12 分,第 2 小题 12
2011数电.doc
2011数电 - ~ 2011-2012 学年 第 二学期 《 数字电子技术 》
2011数电23_图文.ppt
2011数电23 - 上次内容回顾1 ? 二进制 ? ? 以2为基数 ( N )
2011下数电课程设计.doc
2011数电课程设计 - 数字电子技术课程设计 1、总体要求: (1)设计、安
清华大学数电课件_图文.pdf
清华大学数电课件 - 2011年 春季学期 2011年 春季学期 主讲: 王红
数电复习2011.ppt
数电复习2011 - 数电复习2011 第一章 ? ? ? ? ? 数制 码制
数字电路.PPT_图文.ppt
数字电路.PPT_理学_高等教育_教育专区。数电基础 第1章 1.1 数字电路基础...1.1.3 数字电路的分类和学习方法 2011-6-8 1 1.1.1 电子技术的发展与...
2011 数字电路总复习_图文.ppt
搜试试 5 悬赏文档 全部 DOC PPT TXT PDF XLS ...2.理解数字电路的特点、分析方法及数 字逻辑的基本...西北工业大学2011数字电... 9页 1下载券 2011...
2011广播电视新闻学课件第二三章.ppt
2011广播电视新闻学课件第二三章_能源/化工_工程科技_专业资料。2011广播
2011数电秋第二章_图文.ppt
2011数电秋第二章 - 数字电路与逻辑设计 第二章 逻辑函数及其简化 第二章
2011数字电路课程设计_图文.ppt
搜试试 5 悬赏文档 全部 DOC PPT TXT PDF XLS ...2011数字电路课程设计_工学_高等教育_教育专区。数字...提高电 路系统的设计水平 1 概述-课程内容了解大...
数电课件之第三章 正负逻辑和逻辑门使用中的问题(8)201....pdf
数电课件之第三章 正负逻辑和逻辑门使用中的问题(8)2011_工学_高等教育_教
JGJ242-2011《住宅建筑电气设计规范》讲座-孙兰PPT资料....ppt
JGJ242-2011《住宅建筑电气设计规范》讲座-孙兰PPT资料_建筑/土木_
2011年数电A卷_图文.doc
2011数电A卷 - 试卷 中国人民解放军信息工程大学 2011~2012 学
数字逻辑电路 课件_图文.ppt
数字逻辑电路 课件 - 数字逻辑电路简介 数字逻辑电路 (2010-2011年度
更多相关标签: