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七人表决器VHDL程序


LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ZXXEDA IS PORT(A:IN STD_LOGIC_VECTOR(6 DOWNTO 0); NUM:BUFFER INTEGER RANGE 0 TO 7; CO:OUT STD_LOGIC); END ENTITY ZXXEDA; ARCHITECTURE ART OF ZXXEDA IS BEGIN PROCESS(A) VARIABLE B:INTEGER RANGE 0 TO 7; BEGIN B:=0; FOR N IN 0 TO 6 LOOP IF A(N)='1'THEN B:=B+1; END IF; END LOOP; NUM<=B; IF NUM>=4 THEN CO<='1'; ELSE CO<='0'; END IF; END PROCESS; END ARCHITECTURE ART;


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