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与摩尔定律互利共赢 ——Intel 65nm 工艺实现与 45nm 工艺预览
作者 濮元恺

一、工艺的提升带来了什么
1、Intel 的全盘计划

这张图片就是 Intel 的 CPU 整体计划,它是一项粗略的计划。 P1262 是我们熟悉的采用 90nm 制造的 Pentium 4 处理器,第一批产品在 2003 年末 出厂,典型代表是 Pentium 4 Prescott。P1262 延续了上一代 Pentium 4 的 NetBrust(网络 爆发) 架构, 在频率方面疯狂飙升, 而且 90nm 工艺内有一些问题没有很好地解决。 P1262 计划预期达到的频率是 4.0GHz,实际最后一款产品止步于 3.8 GHz。 P1264 是我们正在经历的时代,周期同样是 2 年。我们熟悉的产品是 Core 微架构 的 Conroe 处理器,采用 65nm 工艺制造,功耗控制表现优秀,性能强大。 P1266 是未来 45nm 工艺制造的处理器,它将从 2007 年持续到 2009 年,产品的名 称和型号我们还不知。然后由 32nm 工艺的 P1268 接替它继续实现摩尔定律。 P1264 和 P1266 正是我们下面要说明的计划, 因为它们使用了 65nm 与 45nm 工艺, 这两款工艺的实现对 Intel 非常重要,Intel 借助它们证实了自己在芯片制造界的领先地 位,同时成功地延续着摩尔定律,也同时突破了很多技术壁垒。

2、新工艺带来了什么
a、更高的性能 我们在这里说的 65nm、45nm 是指每一个晶体管的大小,晶体管越小,单个芯片能 容纳的晶体管也越多,性能由此得到提升。集成度是衡量一个芯片性能的重要标志,如 果业界不引入新的技术,制造出更高集成度的 CPU 芯片将成为一项不可能完成的任务。 因为芯片的晶体管数量越多,CPU 芯片的尺寸变得越来越大,无论对制造成本、散热还 是提高运行速度都相当不利,提升制造工艺成为业界共同的选择。反过来,采用先进的 制造技术往往能让芯片拥有更出色的表现,从而在激烈的竞争中获得领先优势。在过去

几十年间,Intel 始终牢牢把握着这一项优势,几乎每年它们都投入巨资建设或升级自己 的十几家芯片制造工厂,无论是在 0.25um、0.18um、0.13um 还是 90nm、65nm 工艺, 它都比对手领先一步。 为了获得更高的性能,芯片内容纳的晶体管数会变得越来越多。对 CPU 而言,便 是运算核心的增强和缓存单元的增大。 第一代 Willamette 核心的 Pentium 4 只有 4200 万 个晶体管,而 3.46 GHz 的 Pentium EE 955 处理器达到了 3 亿 7600 万,这一数字还在被 不断刷新。CPU 中还有一个重要的部分是缓存,它有静态 SRAM 构成。 (如图)

SRAM 的每一个比特位需要占用 6 个晶体管(如图) ,存储密度很低,1MB 容量的 二级缓存就需要占用 5000 万个晶体管,这是一个相当惊人的数字。目前在 CPU 的逻辑 分布中, 二级缓存占据的硅芯片面积甚至大于运算核心。 这也促进了新工艺的导入速度。 b、更低的功耗与更高的工作频率 对半导体芯片来说,新工艺往往可以带来运算性能和电气性能双方面的改进。一个 非常简单的事实就是,同样的半导体芯片,若用先进工艺制造往往可以带来功耗的明显 降低,而低功耗同时又意味着芯片的工作频率可以继续向上提升一个等级,这在过去的 实践中也得到极好的例证。AMD 的 Athlon XP 就是因为工艺的一再升级,工作频率得 到不断的提升,使其市场生命力长达 5 年之久,创下单个 CPU 架构的新纪录。另一方 面,低功耗可以让 PC 更节能,对散热设计不会带来什么压力,安静、低噪音运行可以 得到充分保障。反之,若半导体芯片功耗太高,不可避免将出现运行过程中高热、高噪 音的状况,用户对此向来是深恶痛绝。 不过,在从 0.13um 到 90nm 的工艺升级中这一点体现的不明显。大家可以看到, 90nm 工艺的 Prescott 比之前的 Pentium 4 在功耗上高出一大截,这主要是由于 CPU 设 计方案发生改变所致。另一方面,90nm 工艺所产生的晶体管漏电问题一直没有得到应 有的解决,芯片功耗降低的效应体现得并不明显。同样,AMD 也碰到了类似的情况, 90nm 工艺制造的 Athlon 64 新品在功耗方面与同频率、0.13um 工艺的产品相当,晶体 管漏电问题同样是罪魁祸首,关于这个问题我们会在下文中进行深入的探讨。 c、相关知识铺垫 首先要给大家说的现代 CPU 的基本构造,这样后面的东西才能易理解。 如今的 CPU 工艺, 简单的来说, 是在硅材料上制成晶体管, 再覆盖上二氧化硅绝缘 (SiO2) 层,然后在绝缘层上布上制作金属导线(传统多使用铝材料) ,使各独立的“管子”连在 一起成为能工作的单元。

如图所示就是一个 CMOS(complementary metal oxide semiconductor 互补金属氧化 半导体)晶体管。图中的 p-Si 就是硅基底,source 表示源极,drain 表示漏极,gate 表示 门,oxide 就是用于门和基底绝缘的薄层介电质。 目前 CMOS 工艺使用最多的是 MOS-FET(金属-氧化物-半导体-场效应晶体管),是 现代集成电路中最重要的元件。它是在 P 型或 N 型衬底上建立两个非常接近的,与衬 底极性相反的区域,构成源极和漏极。然后在两者之间的区域生成一层极薄的二氧化硅 (SiO2)绝缘层,然后覆盖上电极,构成栅极。工作时电流从源极流入,如果栅极上有 一定的电压,就会在栅极下形成沟道连接源极和漏极,电流就能通过,而在漏极形成输 出。从漏极输出的电流再驱动其它管子的栅极。它的特点是采用了两种不同导电类型的 MOS 场效应管,一种是增强型 P 沟道 MOS 场效应管(PMOS 管),另一种是增强型 N 沟 道 MOS 场效应管(NMOS 管),它们组成了互补结构。在工作中,两个串联的场效应管 总是处于一个管子导通,另一个管子截止的状态。因此也有了一个不成文的公式: “CMOS=NMOS+PMOS”,如下图:

我们看到 Gate(晶体管门)的材料在这里使用的是 PolySilicon(多晶硅) ,那个薄 。 层 Gate oxide 使用的是二氧化硅(SiO2) 这里主要讨论的是晶体管和相关制造技术,印刷电路的制造与光刻设备简单带过。 光刻机是一个高度精密且价格高昂的设备,基本上无法完全依靠第三方公司提供,有实 力的半导体厂商基本上都是自行研发或改造设备。Intel 设计出被称为“交互相移掩模 (Alternating Phase Shift Masks) ”的新颖技术,这项技术能够让 193nm 波长的光刻设备 继续用于 65nm 工艺的芯片制造中,而该设备目前广泛用于 90nm 精度的芯片生产中。 Intel 的目标是让现在的 248nm 波长的光刻设备也能够得到再利用,该设备现在用于 130nm 工艺的芯片制造。

二、65nm 工艺的实现
1、65nm 工艺概况
Intel 使用的 65nm 工艺是现在世界上最先进的芯片制造技术,它能为制造出的产品

带来更高的集成度和性能。Intel 在 2005 年第一次生产出了 65nm 工艺成品 CPU,并在 2006 年 6 月实现了 90nm 与 65nm 的“制造接替” (如图) 。

这一接替的完成意味着 Intel 能大量并高效地生产 65nm 工艺的 CPU,同时 Intel 也 借用 65nm 的新技术在大多数厂商没有用上 65nm 工艺之前实现了在芯片生产方面的里 程碑式跨越。 65nm 工艺为我们直接提供了以下新技术特性: 1、 “改进型应变硅技术”提供了超过“第一代应变硅技术”10%-15%的驱动电流, 更大程度上提升了性能。 2、晶体管的门长度达到 35nm,门和通道之间的氧化物绝缘层达到了 1.2nm,这又 是两个创记录的数字。 3、在晶体管顶部使用了 NiSi 化合物,进一步降低了电阻(如图)

4、 继续使用了 Low K 互连层技术,让 Low K 材料担任金属互联线路间使用的主要 绝缘材料。互联线路使用了“8 层铜互连” 。 5、使用了晶体管睡眠技术,减少了大量电能浪费。 6、继续坚持没有使用 SOI 技术,而是用耗尽型衬底晶体管(depleted substrate transistor,DST)代替。 Intel 首次在 300mm 晶圆上使用 65nm 工艺,更有利于大量晶体管的集成,特别是 有利于多内核处理器的制造,同时这一技术将用于更多的先进制造领域。由于制造技术 (低耗高效目标) , 的改进, 65nm 工艺将使 Intel 更接近 energy-efficient performance goals” “ Intel 为此已经奋斗多年。除了满足多核所需要的晶体管数目,更多的晶体管还可以使 Intel 做一些新的硬件技术,比如更强大的安全技术和虚拟技术。 晶体管在工艺成熟的基础上做的越小,不仅带来了更高的性能,同时使电能的消耗 和多余的散热控制地更好。在计算和通信领域,节能型产品也更容易开发。改进型应变 硅技术功不可没,在 90nm 时代的良好表现,让 Intel 稍加改进,以更大的性能提升幅度

出现在 65nm 工艺中而没有增加一点漏电。结合上面提到的新特性,Intel 可以更容易地 划分产品线。 提高了 NMOS 和 PMOS 的性能也就是提高了 CMOS (complementary metal oxide semiconductor 互补金属氧化半导体)的性能,这可以当今 CPU 的主要元件。如 图,如果走红色箭头,则提高的晶体管性能 15%,如果走黄色箭头,则减少了 5 倍的漏 电,更节能。

由此,在我们已经讲过的 Intel 计划中,Intel 又新加入计划 P1265,此编号针对的 超低能耗 CPU 产品(Ultra-low-power 65nm process technology) 。这让 Intel 拥有更大的 筹码进入网络产品、移动通信、掌上电脑等领域。

在 65nm 工艺简报的最后,Intel 还不忘写上这样一段话:新的 65nm 工艺 CPU 拓展 了我们的“15 年目标” ,使得我们有能力继续以两年为一个周期使用新工艺,也再次证 明了我们有能力继续摩尔定律带来的辉煌。

2、65nm 工艺技术简析
总揽 65nm 工艺全局,Intel 采用了以下新技术: · 在硅基底绝缘层方面, 使用耗尽型衬底晶体管 (depleted substrate transistor, DST) · 在晶体管底部氧化物薄层, 使用改进型应变硅技术 (The second generation Strained Silicon) ·在金属互联线路间,使用 Low-K 材料与 8 层铜互连 ·在晶体管自身,使用晶体管睡眠技术(Sleep transistors) a、耗尽型衬底晶体管(depleted substrate transistor,DST)

针对 130nm 以后工艺的门泄漏快速上升问题, SOI(Silicon on Insulator, 绝缘层上覆 硅)技术在这几年表现最为枪眼。 它最初由 IBM 负责研究,后来 AMD 得到 IBM 的帮助成功使用。同样该技术基础 成熟,有着 IBM 和半导体大厂商的潜心研发,实现也很简单:晶体管通过一个更厚的 绝缘层从硅晶元中分离出来。这样做具有很多优点:首先,这样在晶体管通道中就不会 再有不受控制的电子运动,也就不会对晶体管电子特性有什么影响;其次,在将阈值电 压加载到门电路上后,驱动电流出现前通道电离的时间间隔也减小了,也就是说,晶体 管“开”和“关”状态的切换性能提高了,这可是晶体管性能的第二大关键性能参数; 同时在速度不变的情况下,我们可以也可以降低阈值电压,或是同时提高性能和降低电 压。 在以前,Intel 对业界推崇的 SOI 一直是不屑一顾的态度。在 2000 年“GHz 时代” 来临时,Intel 又主张使用 SOI 技术,它对 SOI 技术寄予厚望。因为这种技术耗电量低, 电容量小,并将使用 SOI 作为完成未来“THz 晶体管”的主要工具。但 2001 年后发生 了变化,因为成本太高,Intel 再次对 SOI 说不。但它的最大对手 AMD 在 IBM 的帮助 下成功地在 Athlon 64 产品中使用了 SOI 技术,这时的 SOI 使得晶体管的成本虽提高近 10%, AMD 的晶体管数目不及 Intel, 但 这种成本提升在它的身上体现得没有 Intel 明显。 AMD 宣称通过这种技术可以在相同能耗的基础上让处理器的性能提高 25%,而且使用 SOI 技术只需对现有生产线进行一点改造即可。从 AMD 现在的表现来看,使用 SOI 受 益斐浅。 从获得的材料分析,Intel 关键正在开发称为耗尽型衬底晶体管(depleted substrate transistor,DST)的技术,实际上就是 SOI 技术的变形。而且一个很重要的标志是:DST 同样是在 2001 年基本完成的,也正是在这时,Intel 意识到了这种技术的优势和前途, 勇敢地对 SOI 说不。Intel 一直对 SOI 技术抱着怀疑的态度,它认为使用完全耗尽的通 道没有任何好处,这个通道会变得非常的小,大约 10 纳米左右,这是很难制造的,同 时也因为发射端和接受端的距离减小急剧提高了外接晶体管的阻抗。 因此 DST 技术就被推出了,相比 SOI 技术其做了一些改动来消除它的主要缺点, 通道非常的短,同时也做了完全贫化处理。在一定的控制下驱动电流可以立即在门(晶 体管门)通过,并不会电离在绝缘层下通道的任何部分。另外,这样也可以表现出虚拟 通道增长的效果,从而体现出浮点晶体管的特性。 不过这只相当于在一个通常的 SOI 晶体管上使用了完全耗尽通道, 主要的问题仍然 是外接晶体管陡然增加的阻抗上。所以,Intel 不会让通道的长度影响到 DST 晶体管上 的漏极和接受端的长度。Intel 通过降低关状态电压有效的将产品工作电压降到了 1.0V 以下,并表示可以在 2010 年达到 0.6V。DST 晶体管中绝缘层和源极及漏极直接连接在 一起。因此与 SOI 相比,漏电电流可控制在其 1/100 左右。 b、改进型应变硅技术(The second generation Strained Silicon) 改进型应变硅技术, 这种独特的技术拉伸了硅原子的晶格结构, 允许电子更快流动, 同时更进一步减小了阻抗。所谓应变硅,指的是一种仅有 1.2nm 厚度的超薄氧化物层, 利用应变硅代替原来的高纯硅制造晶体管内部的通道,可以让晶体管内的原子距离拉 长,单位长度原子数目变少,当电子通过这些区域时所遇到的阻力就会减少,由此达到 提高晶体管性能的目的。90 纳米工艺中的应变硅实际上是使用硅锗(在 PMOS)和含镍 的硅化物(在 NMOS)两种材料,二者均可使晶体管的激励电流平均提升 20%左右,所 付出的成本提升代价则只有 2%,费效比是非常明显的。 半导体制造业界普遍认同使用应变硅技术来改善 NMOS 晶体管的电子迁移率和

PMOS 晶体管的空洞迁移率。在 NMOS 和 PMOS 管中,应变硅技术起着不同的作用。 但达到了 Intel 预期的同样的效果——在成本基本不变的情况下,比没有使用该技术平 均提高了 30%的电子流动速度。 图示为应用伸张应力和压缩应力改变 NMOS 与 PMOS 的源极与漏极结构。

该技术在 65nm 中已经是第二代了,它是在上一代的基础上改造完成,而且由于其 他技术的配合,在 65nm 中表现突出。 如图:我们可以很形象地看到 Intel 拉伸了硅原子的晶格结构,电流能更快的通过。

应变硅技术在英特尔的 90nm 工艺中得到采用, 大家可能会认为这项技术徒有虚名, 因为采用该技术的 Prescott 在功耗方面令人极度失望。事实并非如此,应变硅技术的着 眼点并非降低功耗, 而是加速晶体管内部电流的通过速度, 让晶体管获得更出色的效能。 反映到实际指标上,就是处理器可以工作在更高的工作频率上,单就这个因素而言, Prescott 的表现还是非常值得肯定的。 在 65nm 工艺中,英特尔决定采用更先进的第二代高性能应变硅,该技术可以让晶 体管的激励电流进一步提升到 30%,优于 90nm 工艺中的第一代应变硅。英特尔表示, 凭借这项技术,英特尔可以确保在 65nm 工艺中继续领先。而鉴于应变硅技术的明显效 果,IBM、AMD 等半导体企业都准备开发类似的技术。 c、Low-K 材料与 8 层铜互连 关于功耗和漏电问题,还有一个大家耳熟能详的技术就是 Low K 互连层。 在集成电路工艺中,有着极好热稳定性、抗湿性的二氧化硅一直是金属互联线路间

使用的主要绝缘材料。 由于寄生电容 C 正比于电路层隔绝介质的介电常数 K,若使用低 K 值材料(K<3) 作为不同电路层的隔绝介质,问题便迎刃而解了。随着互联中导线的电阻(R)和电容 (C)所产生的寄生效应越来越明显,低介电常数材料替代传统绝缘材料二氧化硅也就 成为集成电路工艺发展的又一必然选择。 这里的“K”就是介电常数,Low K 就是低介电常数材料。Low K 技术最初由 IBM 开 发,当时的产业大背景是——随着电路板蚀刻精度越来越高,芯片上集成的电路越来越 多,信号干扰也就越来越强,所以 IBM 致力于开发、发展一种新的多晶硅材料。IBM 声称,Low K 材料帮助解决了芯片中的信号干扰问题。而 Intel 的目的是使用低介电常 数的材料来制作处理器导线间的绝缘体。这种 Low K 材料可以很好地降低线路间的串 扰,从而降低处理器的功耗,提高处理器的高频稳定性。 下表为几种材料的相对介电常数: SiO2 High k Low k SiO2+CVD* 2.50 3.80 4.50 25.00 * SiO2+CVD 代表等离子 CVD 方法制造的 SiO2 材料 在技术应用中,Low K 材料最先出现在 ATi 的 9600XT 中。CPU 方面,Prescott 是 Intel 第一款使用 7 层带有 Low K 绝缘层的 CPU, 同时使用了 Carbon-Doped Oxide CDO) ( (最新的低介电常数 CDO 绝缘体)绝缘体材料,减少了线到线之间的电容,允许提高芯 片中的信号速度和减少功耗。如图,Intel 为 65nm 工艺准备了一种 K 值很低的含碳氧化 物(Carbon Doped Oxide,CDO) ,我们还可以看到共有 8 层电路。 材料/比较项目 相对介电常数

每一个芯片可以容纳的个不同的逻辑电路层数,叫做互连层数。层数越多,芯片占 据的面积就越小,成本越低,但同时也要面对更多的技术问题。例如,不同的电路层需 要用导线连接起来,为了降低导线的电阻(R 值) ,各半导体厂商都采用金属铜来代替 以往的金属铝(这也是“铜互联”的得名由来) 。其次,两个电路层之间会产生一定的 电容效应(C 值) ,由导线电阻 R 和层间寄生电容 C 共同产生的 RC 延迟决定着芯片的 高速性能。电路层越多,RC 延迟就越高,芯片不仅难以实现高速度而且会增加能耗。 使用电阻率更低的铜代替铝作为导线,可以一定程度降低 RC 延迟。但在此之后,电路 层之间的寄生电容 C 对 RC 延迟就起到主要的影响了。 关于铜互连,不同 CPU 的内部互连层数是不同的。这和厂商的设计是有关的,但 它也可以间接说明 CPU 制造工艺的水平。这种设计没有什么好说的了,Intel 在这方面 已经落后了, 当他们在 0.13 微米制程上使用 6 层技术时, 其他厂商已经使用 7 层技术了;

而当 Intel 准备好使用 7 层时,IBM 已经开始了 8 层技术;当 Intel 在 Prescott 中引人 7 层带有 Low k 绝缘层的铜互连时,AMD 已经用上 9 层技术了。在这次的 65nm 工艺中, Intel 终于用上了“带有 Low k 绝缘层的 8 层铜互连” 。更多的互连层可以在生产高集成 度晶体管的 CPU 时提供更高的灵活性。 d、晶体管睡眠技术(Sleep transistors) SRAM 在现代 CPU 中的地位已相当重要,它的结构也比较复杂,需要的晶体管数 目很大,同时也是 CPU 中的发热大户。如果将 SRAM 的问题解决好,那整个 CPU 的性 能和功耗将有大的飞跃。这个技术允许一些不会被调用的晶体管暂时处于休眠状态,当 再次被调用时,它们可以立刻恢复动力,这一功能节省了大量电能,类似于人脑。晶体 管睡眠技术是在底层晶体管制造技术中实现的,也是一项长效技术。图为 Intel 65nm 工 艺制造的 SRAM,运行于 3.4GHz,面积为 110mm2,晶体管数目在 5 亿以上。

转变处理器设计思路是解决问题的根本办法, 但制造技术的改进同样可以起到良好 的缓解作用。众所周知,CPU 的缓存单元从来都是发热大户,尤其是二级缓存占据晶体 管总量的一半不止、对功耗的“贡献”也极为可观。为了降低大容量缓存带来的高热量, Intel 为其 65nm SRAM 芯片中引入了全新的“睡眠晶体管”功能,当 SRAM 内的某些 区域处于闲置状态时,睡眠晶体管就会自动切断该区域的电流供应,从而令芯片的总功 耗大大降低。此时,睡眠晶体管可以看作是 SRAM 的小型控制器,虽然它们自己并不 会进入睡眠状态, 但却可以控制 SRAM 单元的晶体管进行 “睡眠” 这项技术与 Pentium 。 M 的低功耗缓存设计有异曲同工之妙,虽然这二者在原理上并不相同。 “睡眠晶体管” 是在半导体制造技术层级上实现,可用于任何架构的 CPU 芯片,而 Pentium M 的低功 耗缓存则是一项电路控制技术,它只对 Pentium M 架构的产品有效,其他处理器若要有 类似的功能就必须改变逻辑设计。 不难看出, Intel 的 “睡眠晶体管” 技术更有通用价值, 未来的 Itanium、Xeon、桌面处理器和移动处理器都可以从中受益。

三、45nm 工艺预览
1、45nm 工艺概况
45nm 工艺是 Intel 未来的制胜法宝, 它将浓缩 Intel 近几年来所有的先进技术, 也是 Intel 达到未来“energy-efficient performance goals”(低耗高效目标)的有力工具。 45nm 工艺的 CPU 还没有制造出来,但 45nm 工艺的确已经开始应用了!它正应用 在 Intel 的 45nm 测试晶圆上,并取得了不错的反映。如下图,Intel 工程师手持已完成制

造的测试晶圆,再经过切割,就可以使用了。

下图是切割后的产品。 如图, 它正是一块 SRAM 芯片。 这块芯片存储量达到 153Mbit, 2 面积是 119mm ,在 2006 年 1 月已经出厂测试。

这片测试 SRAM 表明,Intel 完全可以在 2007 年使用 300mm 晶圆稳定生产 45nm 的 P1266 处理器,与摩尔定律的预测一致。完成这片测试芯片,对 Intel 在 45nm 工艺的 发展道路上又是一个重要的里程碑,也在提高 CPU 制造技术的同时提升了 CPU 的 performance-per-watt(每瓦特性能)。由 65nm 和 45nm 的成功制造和 Core 微架构的先 进设计,Intel 一举甩掉了“高耗低能”的帽子。 Intel 技术与生产部门的总经理 Bill Holt 说:“Intel 成功实现 65nm 工艺的 CPU 量 产与 45nm 工艺的首次制造,再一次强硬地说明了它在芯片制造业界的领先地位。Intel 长时间保持在晶体管制造方面的飞跃使它切实地获得了用户的一致认同。 同时我们用自 己的产品为未来 PC 提供了更高的每瓦特性能,消费者也得到了更丰富的使用体验” 45nm 工艺带来的直接益处是:相对以前的产品提供了 2 倍的集成度;提高了 20% 的晶体管开关速度, 或者降低 5 倍的电流泄露 (这又是晶体管性能提高带来的双面技术, 有利于 Intel 在以后产品方面的选择)这块测试芯片包括了 SRAM 和相关逻辑测试电路, 。 在它身上, Intel 创造了又一个记录值得我们记忆——10 亿的晶体管, 同时 Intel 的 45nm 工艺造就了史无前例的高集成度与低功耗。 下图中,我们可以欣赏到 Intel 已经制造出来的 4 个 SRAM 芯片。

2、45nm 工艺简析
根据已经掌握的资料和对以往的性能分析,再加上对 Intel 研发进度的考虑。 45nm 工艺可能会使用了以下新技术和新方向: ·改变了整个晶体管结构,使用了“三门晶体管”结构(Tri-gate Transistor) · 在晶体管的门电路部分, 使用了 “高介电常数材料介电质” “金属门电极” 与 (High K gate Dielectric & Metal Gates) ·继续探索新的电子学材料以支持未来发展 a、三门晶体管结构 如图,在这里分别列出普通单门晶体管、双门晶体管、三门晶体管

图中的 gate 表示晶体管的“门” ,这里的双门晶体管是“鳍式场效晶体管(Fin Field-Effect Transistor,FINFET)” ,是一种典型的双门晶体管。第三个则是我们要介绍

的 Intel 开发的三门晶体管。立体结构(3-D)晶体管不可否认地引领未来的发展方向。 Intel 很早就组织人员开始研究晶体管的发展,来提升目前 CMOS 工艺的性能。它 们在最近发表了很多关于三门晶体管(Tri-gate Transistor)的资料,表示已经成功完成 了这项工作。这次的发布的三门晶体管资料,显示它已整体融合了应变硅技术、 “高介 电常数材料介电质”与“金属门电极” ,新的晶体管结构和新技术的加入,又一次提高 了驱动电流和晶体管效率。

三门晶体管就是在单个晶体管内集成三个通道,如图(三门晶体管的图示与显微照 片) ,有两个边门和一个顶门。从微观上看,三门晶体管的门(gate)和发射器(emitter)和 收集器被设置在了普通晶圆的表面,并且他们之间相互交叉。这样就构成了一种有趣的 结构:门电子束的截面是一个矩形,顶端和两侧都是门电极,这样一来,三门晶体管就 像是反转的传统晶体管树立在了晶圆上。

传统的晶体管架构呈现是一种二维的状态, 包括 1 个可以控制的电极和在它下面的 电流顺序通过的另外两个电极。普通晶体管只在顶端有一个门电极,也就需要更多的时 间在通道上切换充电状态以改变晶体管的开光状态,同时也需要更高的电压。 如下图, Intel 告诉我们它理想中的晶体管, 是由一圈门环绕 在一个很细的通道绝缘层上。 这样的晶体管就可以有一个很高的 驱动电流和很高的效率。而通过三门晶体管技术,理论上只需要 有几束相同的电波,我们就够通过使用极限的电压打开晶体管, 几乎同时门会被出现在所有电波上的电流所阻断。 所以通过晶体 管的总共电流等于每个交叉点的电流的和。假设我们有 6 个输 出,其中三个发射器,三个接收器,那我们可以得到与普通晶体 管相同的电流,但相同情况下所需要输入的电压量却要低 3 倍。 或者相同的电压可以驱动 3 倍于以前的电流,总体效率将提高 20%,这便是三门晶体管 的魅力所在。

在立体结构晶体管,AMD 的态度也很坚定。它一直倾向于使用我们刚提到的双门 晶体管——“鳍式场效晶体管(Fin Field-Effect Transistor,FINFET)” ,并对其充满信心。 AMD 表示实现自己的 45nm 工艺可以使用很多技术,AMD 的技术人员说: “目前,我 们正在与 IBM 合作开发比 45nm 工艺领先一代的新工艺技术中所使用的技术, 比如完全 空乏型 SOI、 金属栅极以及立体晶体管等等。 至于我们将采用何种新技术来实现比 45nm 工艺领先一代的 CMOS,目前还不便公开,让竞争对手知道就不好了。 ” 现在的 Tri-gate 是 Intel 经过深思熟虑提出的。在有关资料上我们看到,Intel 曾提出 5 个立体晶体管结构:DST、FINFET、Surround Gate、MBCFET、Tri-gate,最终采用了 Tri-gate。 b、 “高介电常数材料介电质” “金属门电极” 与 (High K gate Dielectric & Metal Gates) 与应变硅加速晶体管内电流速度相反,在不同晶体管之间需要更好的绝缘,以避免 电流泄漏的问题。在 90 纳米工艺之前,这个问题并不严重,因为晶体管之间有较长的 距离。但转换到 90 纳米工艺之后,不同晶体管的间距变得非常之短,电流泄漏现象变 得异常严重。而为了抵消泄漏的电流,芯片不得不要求更大的供电量,造成的直接后果 就是芯片功耗增加。我们可以看到,无论 Intel 还是 AMD,90 纳米工艺制造的产品都没 有在功耗方面表现出应有的优势,而按照惯例,每次新工艺都会让同型芯片的功耗降低 30%左右。 为此,Intel 决定采用高 K 值的氧化物材料来制造晶体管的栅极,Intel 称之为“高 K 门电介质” (High K gate Dielectric) 。这种材料对电子泄漏的阻隔效果可以达到传统材 料二氧化硅的 10000 倍,电子泄漏基本被阻断,这样就可以在绝缘层厚度降低到 0.1 纳 米时还拥有良好的电子隔绝效果。 如图,晶体管门电极的材料发生了很大变化:1.传统的二氧化硅介电质被 High K 材料代替。2.传统的多晶硅门电极被金属门电极代替。

二氧化硅作为门和通道之间的绝缘层已经显现出问题, high-K 材料对电子泄漏的阻 隔效果比二氧化硅强的多,长远来看是一种很有价值的材料,high-K 材料也成为摩尔定 律在未来继续发展的重要依据。 而金属门技术则是用金属材料代替了多晶硅作为新的电 极,金属门技术是为了与 high-K 材料兼容而提出的新技术,它们两将被配套使用在未 来的晶体管中。

如上图,Intel 在门电极方面提出了多中解决方案,还为 NMOS 和 PMOS 提出了不 同解决材料。 介电质方面当然是 high-K 材料的天下, Mid-Gap 金属材料作为门电极我们 下面要做说明,图中可以看到,表中列出了“Metal A-J 10”种 Mid-Gap 金属材料。 c、继续探索新的电子学材料以支持未来发展 之所以称其为电子材料学,是因为它的作用范围和服务对象是电子学。其中最成功 的是 SiGe (硅锗)技术,它是一项技术革新,它被引入晶体管制造已有一段时间,并且取 得了巨大成功,主要原因是锗在结构中的配合作用及其含量的灵活调整性。 如下图,在应变硅技术中(图示晶体管底部的紫色区域)就使用了含 15%锗的硅。

硅器件与集成电路技术作为电子工业的发展主流已经取得了巨大的成功。 然而随着 集成电路的超高速化的发展,硅材料的局限性开始显露。因此出现了砷化镓集成电路, 它虽然提高了电路的频率, 但与成熟的硅工艺不兼容而受到限制。 SiGe 新材料的出现对 利用强大而成熟的硅工艺制作超高速集成电路带来了生机。 SiGe 材料由于禁带带隙可由 Ge 含量调节和易于与硅工艺兼容等优点,被广泛用于高频双极型晶体管(HBT) 、 MOSFET 和 MODFET 的制作。同时还扩展了硅在光电子领域的应用前景。 再看下图, 这是前面出现过的 65nm 工艺晶体管的革新, 使用了新材料 NiSi 化合物。 其实它也是慢慢发展而来的,从上图中我们可以发现,当时的材料是 Co(CoSi) 。

自对准硅化物(Salicide)工艺已经成为近期的超高速 CMOS 逻辑大规模集成电路 的关键制造工艺之一。它给高性能逻辑器件的制造提供了诸多好处。该工艺同时减小了 源/漏电极和栅电极的薄膜电阻, 降低了接触电阻, 并缩短了与栅相关的 RC 延迟。 另外, 它也允许通过增加电路封装密度来提高器件集成度。

对于 TiSi2 的担忧在于, 0.35 和 0.25um MOS 技术使用 TiSi2 作为标准的硅化物材料。 由高电阻的 C49 相形成低电阻的 C54 相的过程与线宽有关。 从 0.18um 技术节点到 90nm 技术节点,钴因为没有线宽效应,所以取代了钛。Co 由高阻的 CoSi 相形成低阻的 CoSi2 相。 从 65nm 节点以后,镍因为有更低的硅消耗和热预算,所以将会取代钴。NiSi 在高 温时不稳定,在低温情况时形成高阻的 Ni2Si。NiSi 是人们需要的低阻相,不过 NiSi 是 一个中间相。在高于 600℃时,低阻的 NiSi 会转变为高阻的 NiSi2 相。把 NiSi 集成到整 个工艺流程中是先进的 65nm 工艺技术的巨大挑战之一。

在 65nm 工艺制造的 CPU 中,Intel 引入了 NiSi(镍化硅) ,将其使用在了晶体管的 顶部、 源极和漏极, 为的是在制造时有更多技术优势, 同时成品晶体管有更低电流阻抗, 这种材料的使用对 Intel 还是第一次。在 NMOS 中也是第一次使用了 Si3N4(氮化硅)薄 膜,经查阅这种材料是一种相当结实的工业材料,高强度、高稳定性,它同时用于高频 大功率晶体管,不过 Intel 为什么用它作为晶体管顶部材料还不清楚。在 PMOS 的源极

和漏极中,我们又看到了熟悉的 SiGe。内置的 SiGe(锗化硅)为 PMOS 晶体管增加了与 90nm 的 PMOS 晶体管相比高出 30%的压缩应力 (compressive stress) 与上代产品相比, 。 65nm 的晶体管技术仅仅是增强了 SiGe 和 PMOS 源区和漏极区中的锗含量。 前面我们说了金属门电极,提到了其中使用的材料,现在做简单说明。在金属门极 材料上的选择上,除了附着力、抗氧化、防腐蚀、热稳定性、与易沉积蚀刻特性等制程 上的考虑外,还须了解其功函数(work function)值。具有功函数为 4.6 eV 附近的材料, 如 TiN、 W 等, Ta、 其费米能位(Fermi level)约在硅基板能隙中间, 所以一般称为 Mid-Gap 金属材料。由于其调整 PMOS 与 NMOS 的 Vth 值具有对称的效果,所以成为研究的重 点,如图。

再如下图,它反映了近期 Intel 研究的新材料所组成的组合材料方案,图中显示的 是 4 种方案的电子迁移率下降曲线, 这也是一个老问题了。 虚线是普遍电子迁移率变化, 我们可以看到“high-K+Mid-Gap TiN+应变硅”这种方案的表现突出,这也是 Intel 在 IEDM2003 上展示的研究成果。

结合这一组合材料方案, IEDM2003 同时展示的还有 Intel 另一个晶体管整体制造方 案,如图。Poly 表示多材料,应变硅还在起作用,由 high-K 材料担任门和通道之间的 绝缘层,Mid-Gap 材料作为金属门电路的材料,下图示为 TiN 或 HfO2。

在经过了如上努力后,Intel 的新材料基本研制成功,新材料组合——high-K 材料+ 金属门极不仅提高了晶体管性能,其电子迁移率也赶上了传统材料组合——SiO2+多晶 硅,如下图。

AMD 同时在高性能晶体管方面努力着。新材料方面,在 AMD 双栅极晶体管技术 的论文中提到了“作为沟道的厚 6nm~9nm 的硅上,覆盖了一层厚 1nm~1.3nm 的栅绝 。然后又用栅长 20nm 的 NiSi 金属栅极覆盖了硅的 缘膜--含氮二氧化硅(SiO2 with N2) 三个面。 ”当然我们这里只是节选了一小部分材料,AMD 作为晶体管技术的重要一员, 其涉及的材料研究还远不止这些。AMD 还计划用高 K 值的金属硅酸盐(metal-silicate)绝 缘材料取代目前的二氧化硅,这样将使得泄漏电流下降 100 倍,这属于 high-K 材料的 范畴。 最近还得到消息:飞思卡尔在砷化镓 MOSFET 研究方面取得重要进展。飞思卡尔 微波与混合信号技术实验室主管 Karl Johnson 介绍说,这项进展可以用于制造“第一个 可用的基于砷化镓的 MOSFET” ,届时其电子迁移率大约是硅的 20 倍。Johnson 表示, 该方案也可以用于生产基于铟的化合物, 从而获得更快的迁移率——大约是硅的 40 倍。

正在进行研发和技术成熟的的材料有砷化镓、锑化铟等。它们都属于 III-V 族半导 体材料,这些材料利用了元素周期表中第三列和第五列原子的互补特点。飞思卡尔的研 究人员说: “这开创了许多令人激动的可能性。 所谓 III-V 族化合物半导体,是指元素 ”

周期表中的 III 族与 V 族元素相结合生成的化合物半导体。如上图:III-V 族化学元素在 元素周期表中的位置。由于它的原材料和结晶的生成成本高,与硅相比价格也就相对较 高。但另一方面,其优点为具备能够发出激光等目前硅所没有的特性。

四、摩尔定律与未来展望
1、一些前瞻性的信息
量子井晶体管研究有突破。 Intel 与 QinetiQ 公司日前宣布, 他们在基于锑化铟(InSb) 技术的量子井(quantum-well)晶体管的预研领域取得重大突破,有望将摩尔定律(Moore's Law)的效用拓展到下一个十年。 在国际电子器件大会(IEDM)上,Intel 透露,已研制出门长仅有 85nm 的 InSb 基量 子井晶体管。 Intel 元器件研究总监 Ken David 表示, 该晶体管是增强型器件。 此前于 2004 年, Intel 与 QinetiQ 公布了类似的一款量子晶体管, 门长为 200nm, 也使用了 InSb 材料, 为耗散型器件。InSb 由周期表的 III 族和 V 族元素组成。据 QinetiQ 公司称,InSb 具有 超越任何半导体材料的电子迁移率、 电子速率和弹道长度, 使其成为制造高速、 低功率、 低噪音晶体管和电路的潜在的理想材料。 Intel 声称,该技术可被用作下一个十年中期的新型材料。在最新的成果中,双方表 示,新晶体管工作电压仅有 0.5V,内在速度超过 300GHz。该技术据称比艺术级的硅 (state-of-the-art silicon)MOSFET 直流功耗少 6 到 10 倍。这条信息在 Intel 的 65nm 工 艺介绍末尾也提到了, 目的非常明确: 2005 年的基础上将摩尔定律再延长一个 10 年。 在

2、摩尔定律还将稳定存在
不容质疑,摩尔定律还将稳定存在发展下去,这个期限起码是 2015 年,如图。

在 0.13um 与 90nm 时代,人们曾很悲观地思考过这个问题,因为当时面临的技术 难题太多了。 现在, 这些问题终于有所缓解, Intel 用自己的努力维护着摩尔定律的辉煌。 说句题外话,我始终是 AMD 的忠实爱好者,我喜欢 AMD 的设计架构,特别是 Athlon。 这次我从 Intel 网站上获取了大量 CPU 制造技术资料, 但从 AMD 网站上很难看到这些。 尤其是 45nm SRAM 测试芯片的完成,让我想到了正在迈入 65nm 工艺大门的 AMD。 在《Intel's Breakthrough in High-K Gate Dielectric Drives Moore's Law Well into the Future》中,除了讲解它引以为荣的 High-K 材料外,还提到了 Intel 的 Components Research (CR 研发团队)。这个团队几年不懈地努力让 Intel 完成了 High-K 材料的突破, 这一重要性上面已经提到了。其实在很多的 Intel 团队中,都体现着一种“Can-Do”精 神,意思是没有我不能做的,我做的一定能做到。这种难能可贵的精神支撑着 Intel 在 一次又一次的失败后还能飞速发展,引领半导体科技已经达到了几乎不可能为之的地

步。 在摩尔定律的指引下, Intel 始终坚持一个不变的技术路线: 提高集成度, 提高性能。 Intel 长期的技术积累和庞大的研发团队成就了 65nm 与 45nm 工艺,这其中有很多激动 人心的技术突破,我想完全可以把它们都归结于摩尔定律带来的益处。当然 Intel 自己 也有着这样的目标:Benefits of Moore's Law and Drives Moore's Law Well into the Future(与摩尔定律互利共赢)。

参考文献: 导入新工艺的三大理由 电子材料——半导体与集成电路 65nm Technology for high performance 65-Nanometer Process Technology Extends Benefits of Moore's Law Intel First to Demonstrate Working 45nm Chips Intel's Breakthrough in High-K Gate Dielectric Drives Moore's Law Well into the Future High Mobility Si/SiGe Strained Channel MOS Transistors with HfO2/TiN Gate Stack Tri-Gate Fully-Depleted CMOS Transistors: Fabrication, Design and Layout Intel Researchers Develop Breakthrough Transistor Technologies To Fight Power, Heat Issues In Future Pr ocessors Intel Tri-Gate Transistors Will Enable a New Era in Energy-Efficient Performance 硅化物由 TiSi2 到 NiSi 的转变 纳米金属半导体管组件技术发展驱势(II) SiGe 器件与集成电路的研究简介 量子井晶体管研究有突破


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