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EDA技术与VHDL程序开发基础教程课后答案(完整版)


1.8.1 填空
1.EDA 的英文全称是 Electronic Design Automation 2.EDA 技术经历了计算机辅助设计 CAD 阶段、计算机辅助工程设计 CAE 阶段、现代电子 系统设计自动化 EDA 阶段三个发展阶段 3. EDA 技术的应用可概括为 PCB 设计、ASIC 设计、CPLD/FPGA 设计三个方向 4.目前比较流行的主流厂家的 EDA 软件有 Quartus II、ISE、ModelSim、ispLEVER 5.常用的设计输入方式有原理图输入、文本输入、状态机输入 6.常用的硬件描述语言有 VHDL、Verilog 7.逻辑综合后生成的网表文件为 EDIF 8.布局布线主要完成 将综合器生成的网表文件转换成所需的下载文件 9.时序仿真较功能仿真多考虑了器件的物理模型参数 10.常用的第三方 EDA 工具软件有 Synplify/Synplify Pro、Leonardo Spectrum

1.8.2 选择
1.EDA 技术发展历程的正确描述为(A) A CAD->CAE->EDA B EDA->CAD->CAE C EDA->CAE->CAD D CAE->CAD->EDA 2.Altera 的第四代 EDA 集成开发环境为(C) A Modelsim B MUX+Plus II C Quartus II D ISE 3.下列 EDA 工具中,支持状态图输入方式的是(B) A Quartus II B ISE C ispDesignEXPERT D Syplify Pro 4.下列几种仿真中考虑了物理模型参数的仿真是(A) A 时序仿真 B 功能仿真 C 行为仿真 D 逻辑仿真 5.下列描述 EDA 工程设计流程正确的是(C) A 输入->综合->布线->下载->仿真 B 布线->仿真->下载->输入->综合 C 输入->综合->布线->仿真->下载 D 输入->仿真->综合->布线->下载 6.下列编程语言中不属于硬件描述语言的是(D) A VHDL B Verilog C ABEL

D PHP

1.8.3 问答
1.结合本章学习的知识,简述什么是 EDA 技术?谈谈自己对 EDA 技术的认识? 答:EDA(Electronic Design Automation)工程是现代电子信息工程领域中一门发展迅速的 新技术。 2.简要介绍 EDA 技术的发展历程? 答:现代 EDA 技术是 20 世纪 90 年代初从计算机辅助设计、辅助制造和辅助测试等工程概 念发展而来的。它的成熟主要经历了计算机辅助设计(CAD,Computer Aided Design) 、计 算机辅助工程设计(CAED,Computer Aided Engineering Design)和电子设计自动化(EDA, Electronic System Design Automation)三个阶段。 3.什么是 SOC?什么是 SOPC? 答:SOC ( System on Chip,片上系统) SOPC(System on a Programmable Chip,片上可编程系统) 4.对目标器件为 CPLD/FPGA 的 VHDL 设计, 主要有几个步骤?每步的作用和结果分别是什 么? 答:一个完整的 EDA 工程通常要涉及到系统建模、逻辑综合、故障测试、功能仿真、时序 分析、形式验证等内容。而对于设计工程师而言,系统建模中的器件模型有生产厂商给出, 工程师只需要完成系统设计、逻辑综合、布局布线、仿真验证和下载测试几个步骤。 5.简述 ASIC 设计和 CPLD/FPGA 设计的区别? 答:专用集成电路(ASIC)采用硬接线的固定模式,而现场可编程门阵列 (FPGA)则采用可配 置芯片的方法,二者差别迥异。可编程器件是目前的新生力量,混合技术也将在未来发挥作 用。 6.阐述行为仿真、功能仿真和时序仿真的区别? 答:行为仿真只考虑逻辑功能。功能仿真仅仅完成了对 VHDL 所描述电路的逻辑功能进行 测试模拟, 以观察其实现的功能是否满足设计需求, 因而仿真过程并不涉及任何具体器件的 硬件特性。 时序仿真则是比较接近真实器件运行的仿真, 在仿真过程中已经对器件的物理模 型参数做了恰当的考虑,所以仿真精度要高得多。 7.详细描述 EDA 设计的整个流程? 答: 系统规格制定(Define Specification) 设计描述(Design Description) 功能验证(Function Verification) 逻辑电路合成(Logic synthesis) 逻辑门层次的电路功能验证(Gate-Level Netlist Verification) 配置与绕线(Place and Routing) 绕线后的电路功能验证(Post Layout Verification) 8.为什么要进行硬件电路的后仿真验证和测试? 答:后仿真考虑了实际器件的模型参数,能够更好的模拟实际电路工作状态。测试是检验设 计合格的最直接的方式。

2.8.1 填空
1.可编程逻辑器件的英文全称是 Programmable Logic Device 2.可编程逻辑器件技术经历了 PROM 、 PLA 、 PAL 三个发展阶段 三 3. CPLD 的基本结构包括 可编程逻辑阵列块 、 输入/输出块 、 互联资源 个部分 4.目前市场份额较大的生产可编程逻辑器件的公司有 Altera 、 Xillinx 、Lattice 5.根据器件应用技术 FPGA 可分为基于 SRAM 编程的 FPGA、基于反熔丝编程的 FPGA 6. 快速通道/互联通道包括行互连、列互联、 逻辑阵列块 、 逻辑单元 、 主动并行 、 菊花链 7.常用的的 FPGA 配置方式为 主动串行 8.实际项目中,实现 FPGA 的配置常常需要附加一片 EPROM 9.球状封装的英文缩写为 BGA 10.CPLD/FPGA 选型时主要考虑的因素有器件逻辑资源、芯片速度、功耗、 封装

2.8.2 选择
1. 在下列可编程逻辑器件中,不属于高密度可编程逻辑器件的是(D) A EPLD B CPLD C FPGA D PAL 2. 在下列可编程逻辑器件中,属于易失性器件的是(D) A EPLD B CPLD C FPGA D PAL 3.下列逻辑部件中不属于 Altera 公司 CPLD 的是(A) A 通用逻辑块(GLB) B 可编程连线阵列(PIA) C 输入输出控制(I/O) D 逻辑阵列块(LAB) 4.下列逻辑部件中不属于 Lattice 公司 CPLD 的是(D) A 通用逻辑块(GLB) B 全局布线区(GRP) C 输出布线区(ORP) D 逻辑阵列块(LAB) 5.下列 FPGA 中不属于 Xilinx 公司产品的是(D) A XC4000 B Virtex C Spartan D Cyclong 6. 下列 FPGA 中不属于 Alter 公司产品的是(B) A FLEX 10K B Virtex C Stratix

D Cyclone 7.下列配置方式不属于 FPGA 配置模式的是(D) A 主动串行配置模式 B 被动串行配置模式 C 主动并行配置模式 D 被动从属配置模式 8.下列因素中通常不属于 CPLD/FPGA 选型条件的是(D) A 逻辑资源 B 功耗和封装 C 价格和速度 D 产地

2.8.3 问答
1.结合本章学习的知识,简述 CPLD 的基本结构? 答:虽然 CPLD 种类繁多、特点各异,共同之处总结起来可以概括为三个部分: ● 可编程逻辑阵列块; ● 输入/输出块; ● 互联资源; 其中,可编程逻辑阵列块类似于一个低密度的 PAL/GAL,包括乘积项的与阵列、乘积项分 配和逻辑宏单元等。 乘积项与阵列定义了每个宏单元乘积项的数量和每个逻辑块乘积项的最 大容量,能有效的实现各种逻辑功能。 2.结合本章学习的知识,简述 FPGA 的基本结构? 答:基于 SRAM 编程的 FPGA 以 Xilinx 的逻辑单元阵列(LCA,Logic Cell Array)为例, 基本结构如图 2-20 所示。



2-20 FPGA 的基本机构

反熔丝技术 FPGA 器件的逻辑结构采用基于多路选择器的基本逻辑单元,配置数据放在反 熔丝开关矩阵中,通过编程使部分反熔丝介质击穿,导通开关从而实现器件的编程。如图 2-21 所示

互联 资源

逻辑 阵列

图 2-21 反熔丝技术的 FPGA 结构

3.基于 SRAM 编程的 FPGA 有哪些特征?优缺点? 答: FPGA 器件的优点: ● 可以反复编程,对于一般规模的器件,上电几十毫秒就可以完成配置数据的加载; ● 开发设计不需要专门的编程器; ● 与 CMOS 工艺的存储器兼容,价格较低; FPGA 器件的缺点: ● 由于器件掉电后 SRAM 容易丢失配置数据,因而常常在 FPGA 外部添加一个制度春 初期 PROM 或 EPROM 来保存这些配置数据,从而给配置数据的保密带来了困难; ● 器件内部可编程连线和逻辑定义通过大量的传输门开关实现,从而导致电阻变大, 传递信号的速度收到影响,限制工作频率; 4.简述 MAX7000 器件的结构及特点? 答:

5.简述 ispLSI2000 器件的结构及特点? 答:

6.简述 FLEX10K 器件的结构及特点? 答:

7.简述 XC4000 器件的结构及特点? 答:

8.阐述 FPGA 配置几种方式? 答: ● 主动串行配置模式(AS); ● 被动串行配置模式(PS); ● 主动并行配置模式(AP); ● 被动并行同步配置模式(PPS); ● 被动并行异步配置模式(PPA); ● 被动串行异步配置模式(PSA); ● 菊花链配置模式; ● JTAG 配置模式; 9.如何选用 CPLD 和 FPGA?

答: CPLD/FPGA 的选择主要根据项目本身的需要,对于规模不大且产量不高的应用,通常使用 CPLD 比较好。对与大规模的逻辑设计、AIC 设计或单片系统的设计,则多采用 FPGA。从 逻辑规模上讲 FPGA 覆盖了逻辑门书 5000~2000000 门的大中规模。目前,FPGA 的主要应 用有三个方面: ● 直接使用与电路系统; ● 硬拷贝; ● 逻辑验证; 由上可知,FPGA 和 CPLD 的选择需要根据具体系统的性能、成本、安全等需求进行折中, 制定一个性价比高的方案具有非常重要的意义。 10.MAX7000S 器件的 I/O 控制块共有几种工作方式? 答: I/O 控制块允许每个 I/O 引脚单独地配置成输入/输出和双向工作方式。 11.宏单元的触发器有几种时钟控制方式? 答: 触发器完成 D 型、JK 型或 T 型等逻辑功能。 12.简述 EAB 的工作原理? 嵌入式阵列块是一种在输入/输出端口带有触发器的 RAM 电路。它由可编程设置的 RAM、 输入/输出 D 触发器、局部互联通道、控制逻辑电路和输出电路组成。EAB 可以用来实现不 同的存储功能和复杂的逻辑功能。

3.7.1 填空
1.HDL 主要有 ABEL-HDL 、 AHDL 、 VHDL 、 Verilog 四种。 2.VHDL 的 IEEE 标准为 IEEE STD 1076-1993。 3.VHDL 实体由实体说明语句(ENTITY) 、类属说明语句(GENERIC) 、端口说明语句 (PORT) 、结束语句(END)组成。 4.VHDL 结构体由结构体说明语句、功能描述语句组成。 5.VHDL 标识符有 短标识符、 扩展标识符两种。 6.VHDL 中的对象是指 常量 、 变量 、 信号 、 文件 。 7.VHDL 中数据类型转换可以采用类型标记法、函数转换法、常数转换法。 8.VHDL 定义的基本数据类型包括整数、实数、位、位矢量、布尔、字符、字符串、自然数、 时间、错误类型十种。 9.VHDL 有逻辑运算符、关系运算符、算术运算符、并置运算四类操作符。 10.VHDL 有 行为级 、 门级 、 数据流 、 混合型 四种描述风格。 11.VHDL 的 顺 序 语 句 只 能 出 现 在 进 程 ( PROCESS ) 过 程 ( PROCEDURE ) 和 函 数 、 (FUNCTION)中,是按照书写顺序自上而下,一条一条执行。 12.VHDL 的进程(process)语句是由顺序语句组成的,但其本身却是并行执行的。

3.7.2 选择
1、一个实体可以拥有一个或多个 (C、D) A. 设计实体 B. 结构体 C. 输入 D. 输出 2、在 VHDL 中用(D)来把特定的结构体关联到一个确定的实体。 A. 输入 B. 输出 C. 综合 D. 配置 3、在下列标识符中, (C)是 VHDL 合法的标识符 A. 4h_add B. h_adde_ C. h_adder D._h_adde 4、在下列标识符中, (D)是 VHDL 错误的标识符 A. 4h_add B. h_adde4 C. h_adder_4 D._h_adde 5、在 VHDL 中为目标变量赋值符号为 (C) A. = B. <= C. := D. =: 6、在 VHDL 语言中,用语句(B)表示检测到时钟 clk 的上升沿 A. clk’event B. clk’event and clk = ‘1’ C. clk = ‘0’ D. clk’event and clk = ‘0’ 7、在 VHDL 的并行语句之间中,只能用(C)来传送信息 A. 变量 B. 变量和信号 C. 信号 D. 常量 8、VHDL 块语句是并行语句结构,它的内部是由(A)语句构成的 A. 并行和顺序 B. 顺序 C. 并行 D. 任何 9、若 S1 为”1010”, S2 为”0101”,下面程序执行后,outValue 输出结果为(D) 。
library ieee;

use ieee.std_logic_1164.all; entity ex is port(S1: in std_logic_vector(3 downto 0); S2: in std_logic_vector(0 to 3); outValue: out std_logic_vector(3 downto 0)); End ex; architecture rtl of ex is begin outValue(3 downto 0) <= (S1(2 downto 0) and not S2(1 to 3)) & (S1(3) xor S2(0)) ; end rtl;

A、 “0101” B、 “0100” C、“0001” D、“0000” 10、假设输入信号 a=“6” ,b=“E” ,则以下程序执行后,c 的值为(B) 。
entity logic is port( a,b : in std_logic_vector(3 downto 0); std_logic_vector(7 downto 0)); c : out end logic; architecture a of logic is begin c(0) <= not a(0); c(2 downto 1) <= a(2 downto 1) and b(2 downto 1); c(3) <= '1' xor b(3) ; c(7 downto 4) <= "1111" when (a (2)= b(2)) else "0000"; end a;

A “F8” B“FF” C“F7” D“0F” 11.下图中,正确表示 INOUT 结构的是(C)

12.进入进程,即激活进程,需要激励(C) A 进程外的变量 B 进程内的变量 C 进程的敏感信号 D 进程外的信号

4.6.1 填空
1.通过 QuartusII 软件利用 VHDL 完成一个设计需要经过设计的输入、综合、适配、仿真测 试和编程下载五个步骤。 2.Quartus II 软件提供的 Viewer 工具有 RTL Viewer、Technology Map Viewer、State Machine Viewer 三种。 3.嵌入式逻辑分析仪将测得的样本信号暂存于目标器件中的嵌入式 RAM 中,然后通过器件 的 JTAG 端口将采样的信息传出,送入计算机进行显示和分析。 4. LPM 功能模块内容丰富,每一模块的功能、参数含义、使用方法、硬件描述语言模块参 数设置和调用方法都可以在 Quartus II 的帮助文档中查到。 5.LPM_ROM 宏模块支持的初始化数据文件有 mif 和 hex 两种。

4.6.2 选择
1.下列 VHDL 输入方法中,QuartusII 不支持的是(C) A HDL 文本输入方式 B 原理图输入方式 C 状态图输入方式 D 混合输入方式 2.下列操作步骤中,不属于 SignalTapII 的为(C) A 调入待测信号 B 设置 SignalTap II 的参数 C 编译下载

D 输入 SignalTap II 的采样数值 3.下列模块中不输入 LPM 宏单元的是(D) A LPM_ROM B LPM_RAM C LPM_FIFO D FIR 4. 下列操作步骤中,不属于时序仿真的为(C) A 设置仿真时间区域 B 导入欲观察的信号节点 C 编辑激励信号 D 设置 SignalTap II 的参数

5.5.1 填空
1.所谓组合逻辑电路是指:在任何时刻,逻辑电路的输出状态只取决于电路各输入信号的组 合,而与电路的原有状态无关。 2.在分析门级组合电路时,一般需要先从 卡诺图 写出逻辑函数式。 3.在设计门级组合电路时,一般需要根据设计要求列出 布尔表达式 ,再写出逻辑函数式。 4.基本译码电路除了完成译码功能外,还能实现 逻辑 和 组合 功能。 5.利用串行输入、并行输出的移位寄存器可以方便的实现 串并变换 。 6.寄存器按照功能不同可分为两类 只读 寄存器和 随机 寄存器。 7.数字电路按照是否有记忆功能通常可分为两类 组合电路 、 时序电路 。 8.由四位移位寄存器构成的顺序脉冲发生器可产生 16 个顺序脉冲。 9. 触发器 是组成寄存器和移位寄存器的基本单元电器,而一个触发器可存放 1 位二进

制代码,一个 n 位的数码寄存器和移位寄存器需由 n 个触发器组成。 10.常见的触发器有 JK 触发器 、 T 触发器 、 D 触发器 和 RS 触发器 。

5.5.2 选择
1、同步计数器和异步计数器比较,同步计数器的显著优点是(A) A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟 CP 控制。 2、下列逻辑电路中为时序逻辑电路的是(C) A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 3、N 个触发器可以构成最大计数长度(进制数)为(D)的计数器。 A.N B.2N

C.N2 D.2N 4、N 个触发器可以构成能寄存(B)位二进制数码的寄存器。 A.N - 1 B.N C.N + 1 D.2 N 5.T 触发器特性方程( A Q B Q C Q D Q
n +1

C

)。

= TQ n + TQ n = TQn = T Q n + TQ n = Qn

n +1

n +1

n +1

6.优先编码器的编码(A ) 。 A 是唯一的 B 不是唯一的 C 有时唯一,有时不唯一 D A、B、C 都不对 7.两个开关控制一盏灯,只有两个开关都闭合时灯才不亮,则该电路的逻辑关系是(A)。 A 与非 B 或非 C 同或 D 异或 8.已知 F=ABC+CD,选出下列可以肯定使 F=0 的取值(D) A ABC=011 B BC=11 C CD=10 D BCD=111 9.2004 个 1 连续异或的结果是(A) 。 A 0 B 1 C 不唯一 D 逻辑概念错误 10.用不同数制的数字来表示 2004,位数最少的是(D) 。 A 二进制 B 八进制 C 十进制 D 十六进制

6.4.1 填空
1.VHDL 语句可以分为 并 行和 串 行两类。 2.VHDL 用于仿真验证的高级并行语句主要有块语句、生成语句、报告语句、 并行断言语 句和 过程调用语句 。 、退出语句(EXIT) 、返回 3. VHDL 用于仿真验证的高级顺序语句主要有延时语句(WAIT) 语句(RETURN) 、继续语句(NEXT)和空语句(NULL) 。 4.块语句(BLOCK)实现的是从 结构体形式 上的划分,并非 功能 上的划分。 5.生成语句(GENERATE)由 说明语句 、 生成方式 、 并行语句 和 BEGIN-END 四部分组成。 6. REPORT 语句是 报告相关信息 的语句,类似于 C 语言中的 printf 语句。 7. VHDL 中的断言语句主要用于程序调试、时序仿真的人机对话,属于不可综合语句,综合 中被忽略而不会生成逻辑电路,只用于检测某些电路模型是否正常工作等。 8.过程调用语句属于 VHDL 子程序 的一种类型。 子程序 是一个 VHDL 程序模块,利用 顺序语句来定义和完成算法,应用它能更有效地完成重复性的设计工作。 9. 在进程中,当程序执行到 WAIT 语句时,运行程序将被 挂起 ,直到满足此语句设置的 条件后,才重新开始执行进程或过程中的程序。 10. NEXT 语句主要用于在 LOOP 语句执行中进行有条件的或无条件的 转向 控制。

6.4.2 选择
1、除了块语句(BLOCK)之外,下列语句同样也可以将结构体的并行描述分成多个层次的 是(A) A.元件例化语句(COMPONENT) B.生成语句(GENERATE) C.报告语句(REPORT) D.空操作语句(NULL) 2、以下不是生成语句(GENERATE)组成部分的为(D) A.生成方式 B.说明部分 C.并行语句 D.报告语句(REPORT) 3、断言语句对错误的判断级别最高的是(D) 。 A. Note(通报) B. Warning(警告) C. Error(错误) D. Failure(失败) 4、下列选项中不属于过程调用语句(PROCEDURE)参量表中可定义的流向模式的为(D) A.I N B.INOUT C.O U T D.L I N E

5、下列选项中不属于等待语句(WAIT)书写方式的为( C )。 A WAIT B WAIT ON 信号表 C WAIT UNTILL 条件表达式 D WAIT FOR 时间表达式 6、下列选项中不属于 NEXT 语句书写方式的为(D ) 。 A NEXT B NEXT LOOP 标号 C NEXT LOOP 标号 WHEN 条件表达式 D NEXT LOOP 标号 CASE 条件表达式 7. 下列选项中不属于 EXIT 语句书写方式的为( D ) 。 A EXIT B EXIT LOOP 标号 C EXIT LOOP 标号 WHEN 条件表达式 D EXIT LOOP 标号 CASE 条件表达式 8.下列语句中完全不属于顺序语句的是(C) A WAIT 语句 B NEXT 语句 C ASSERT 语句 D REPORT 9. 下列语句中不完全属于并行语句的是(C) 。 A REPORT 语句 B BLOCK 语句 C ASSERT 语句 D REPORT 10. 以下不是并行断言语句(ASSERTE)组成部分的为(D) 。 A ASSERT B REPORT C SEVERITY D EXIT

7.10.1 填空
1.VHDL 常用的预定义属性有 数值属性 、 函数属性 、 类型属性 、 范围 属性 和 信号属性 5 大类。 2.VHDL 的数值属性有 数值类型 、 数值数组 和 数值块 3 大类。 3. VHDL 的函数属性有 函数数值 、 函数数组 和 函数信号 3 种。 4. VHDL 语言总共定义了 DELAYED、 STABLE 、 QUIET 和 TRANSACTION 4 种信号 属性供设计者使用。 5. 数据类型属性(Type Attributes)主要用于返回指定类型或子类型的基本(BASE)类型 (Type) 。 6.数据区间的属性函数又称为 范围属性 用于返回 有限制 的指定数组类型的范围。 。 7. 延迟 是 VHDL 仿真中最重要的特性设置, 为建立精确的 延时模型, 甚至可以不使 用 VHDL 仿真器得到更接近实际的结果。

8.仿真周期包括敏感条件成立或等待条件成立、 更新进程中的信号值和执行每一个被激活的 进程,直到被再次挂起 3 部分。 9.VHDL 系统的仿真延迟分为 惯性延时 和 传输延时 2 种。

7.10.2 选择
1、下列属性描述中不属于 VHDL 属性的是(B) A. 数值属性(Value Attributes) B. 过程属性(Process Attributes) C. 函数属性(Function Attributes) D. 信号属性(Signal Attributes) 2、下列属性描述中不属于数值类型属性的是(C) A. Type_name’High B. Type_name’Low C. Type_name’Middle D. Type_name’Left 3、下列属性描述中不属于函数数组属性的是(C) A. Array_name’LEFT(n) B. Array_name’High(n) C. Array_name’Middle(n) D. Array_name’Low(n) 4、下列属性描述中不属于函数信号属性的是(C) A. Signal_name’EVENT B. Signal_name’ACTIVE C. Signal_name’FIRST_EVENT D. Signal_name’LAST_ACTIVE 5、下列属性描述中不属于信号属性的是(D) A. 带 DELAYED(time)属性的信号 B. 带 STABLE(time)属性的信号 SIGNAL C. 带 QUIET (time)属性的信号 SIGNAL D. 带 TRANSITION 属性的信号 SIGNAL 6、下列过程不属于仿真周期的是(C) A. 敏感条件成立或等待条件成立 B. 更新进程中的信号值 C. 退出被激活的进程 D. 执行每一个被激活的进程,直到被再次挂起

8.8.1 填空
1.VHDL 语言的库可以分为 设计库 、 工作库 和 资源库。 2.程序包是一种使包体中的 元件 、 函数 和 类型说明 对其他设计单元是 “可见” 、可调用的设计单元。 3.VHDL 常用的程序包有 STD 、 TEXTIO、 STD_LOGIC_1164 、NUMERIC_STD 和 NUMERIC_BIT。 4.TEXTIO 程序包允许设计者读出或写入格式化的 格式化的文本文件、过程和函数。

5.元件例化和设计实体的连接可以采用默认连接、 默认配置 、 配置说明 和 元件配置 4 种方式来实现。 6.子程序有两种类型,即 过程 和 函数 。 7. 函数重载允许设计者用同一个名字写多个函数,但变量数、变量的类型和返回值可能是 不同的。 8. 运算符的重载允许设计者对 不同类型的对象 进行相同的运算,从而解决了这些运算不 在运算符定义范围之内的问题。

8.8.2 选择
1、下列库中不属于 VHDL 语言默认库的是(D) A.设计库 B.资源库 C.工作库 D.自定义库 2、下列程序包中不属于 VHDL 资源库的是(D) A. STD_LOGIC_1164 B. NUMERIC_STD C. MATH_REAL D.IEEE 3、下列函数中不属于 TEXTIO 程序包的是(C) A.READLINE B.WRITELINE C.READFILE D.WIRTE 4、下列选项中不属于元件例化和设计实体连接方式的是(D) A.元件配置 B.默认配置 C.配置说明 D.默认说明 5、下列重载方式中不属于 VHDL 语言的是(D) A.函数重载 B.运算符重载 C.别名 D.元件重载


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