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数字量输入输出-基本输入输出


第五章 数字量输入输出

本章内容 ?简单I/O接口 ?并行输入输出接口 ?中断控制系统 ?计数定时接口 ?串行输入输出接口 ?直接存储器存取DMA ?系统总线及接口

简单I/O接口
什么是I/O接口(电路)? ? I/O接口是位于系统与外设间、用来协助完成数据 传送和控制任务的逻辑电路 ? PC机系统板的可编程接口芯片、I/O总线槽的电 路板(适配器)都是接口电路

CPU

I/O接口 电路

I/O设备

I/O信号的形式

? 开关量信号 ? 数字量信号 ? 脉冲量信号 ? 模拟量信号

接口的作用
? 对输入输出数据进行缓冲和锁存 输出接口有锁存环节;输入接口有缓冲环节 实际的电路常见: 输出锁存缓冲环节、输入锁存缓冲环节 ? 对信号的形式和数据的格式进行变换 微机直接处理:数字量、开关量、脉冲量 ? 对I/O端口进行寻址 ? 与CPU和I/O设备进行联络

输入接口的缓冲环节

内 部 数 据 总 线

缓冲器

外 部 数 据 引 脚

选通

输入接口的锁存、缓冲环节
D C

Q 内 部 数 据 总 线

Q D C 缓冲器 锁存器 Q D C

外 部 数 据 引 脚

选通

锁存控制

输出接口的锁存环节

内 部 数 据 总 线

D Q C
D Q C D Q C

外 部 数 据 引 脚

锁存控制

输出接口的锁存、缓冲环节

内 部 数 据 总 线

D Q C D Q C D Q C

外 部 数 据 引 脚

锁存控制

读数据

接口电路的典型结构
AB 地址 译码 数据 缓冲 控制 电路

I/O
端口1

C
P U
DB



I/O 端口2

CB

I/O 端口3



? 从编程角度看,接口内部主要包括CPU可以进行读/ 写操作的临时寄存器,又称I/O端口(Port)。 ? 各I/O端口由端口地址区分(80X86 64K) ----编址方式

端口的基本特性: 是构成I/O接口的基本单元 有自己的端口地址(端口号) 可供外部设备或CPU读/写 有宽度 端口内容是外部设备的信息反映

I/O接口的基本功能

信号形式变换 电平转换和放大 锁存及缓冲 I/O定向 并-串转换

I/O端口按功能分为三种类型
AB

C P U

地址 译码 数据 缓冲 控制 电路

(状态端口)


(数据端口) (控制端口)

DB
CB



? 数据端口:用于存放CPU与外设间传送的数据信息 ? 状态端口:用于暂存外设的状态信息 ? 控制端口:用于存放CPU对外设或接口的控制信息,控制 外设或接口的工作方式。

CPU对外设输入/输出的控制
C
P U
AB 地址 译码 数据 缓冲 控制 电路 I/O端口1


I/O端口2 I/O端口3

DB
CB



? CPU对外设输入/输出的控制,通过对接口电路中各I/O端口 的读/写操作完成。 ? 端口选择?地址编号

I/O端口的编址
接口电路占用的I/O端口有两类编排形式 ? I/O端口单独编址 ?I/O地址空间独立于存储地址空间 ?如8086/8088 ? I/O端口与存储器统一编址 ?它们共享一个地址空间 ?如M6800

I/O端口单独编址
? 优点: ?I/O端口的地址空间独立 ?控制和地址译码电路相对简单 ?专门的I/O指令使程序清晰易读 ? 缺点: ?I/O指令没有存储器指令丰富
FFFF 0

FFFFF

内存 空间 I/O 空间

80x86采用I/O端口独立编址

I/O端口与存储器统一编址
? 优点: ?不需要专门的I/O指令 ?I/O数据存取与存储器数 据存取一样灵活 ? 缺点: ?I/O端口要占去部分存储 器地址空间 ?程序不易阅读(不易分 清访问内存还是访问外 设)
FFFFF

存 储 器 空 间 00000

内存 部分

I/O 部分

8088的输入/输出指令和时序
1. 输入指令IN
IN IN IN IN AL, port AL, DX AX,port AX,DX ;(Port)?(AL), (Port+1)?(AH)

2. 输出指令OUT
OUT port,AL OUT DX,AL OUT port, AX OUT DX,AX

IN/OUT 与存储器读写的差异?

8088CPU最小模式下, I/O端口读周期时序
T1 T2 T3 T4

CLK
IO/M A19~A1 6 /S6~S3 A15~A8

AD7~AD0 ALE
RD DT/R DEN

A7 ~ A0

D7 ~ D0

GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND

8088

VCC A15 A16/S3 A17/S4 A18/S5 A19/S6 SSO MN/MX RD HOLD HLDA WR IO/M DT/R DEN ALE INTA TEST READY RESET

8088CPU最小模式下, I/O端口写周期时序
T1
CLK T2

T3

T4

IO/M A19~A16 /S6~S3 A15~A8 AD7~AD0 ALE WR DT/R DEN
A7 ~ A0 D7 ~ D0

GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND

8088

VCC A15 A16/S3 A17/S4 A18/S5 A19/S6 SSO MN/MX RD HOLD HLDA WR IO/M DT/R DEN ALE INTA TEST READY RESET

读、写控制逻辑电路1
WR 74LS32
IOW

74LS04 IO/M

MEMW

MEMR

RD

IOR

读、写控制逻辑电路2
WR IOW

MEMW IO/M

MEMR

RD

IOR

PC总线:I/O端口读周期时序
T1 CLK A15~A0 ALE D7 ~ D0 IOR T2 T3 Tw T4

GND RESET

+5V IRQ2 -5V DRQ2 -12V +12V GND
MEMW MEMR IOW IOR DACK3 DRQ3 DACK1 DRQ1 DACK0 CLOCK IRQ7 IRQ6 IRQ5 IRQ4 IRQ3 DACK2 T/C ALE +5V OSC GND

I/O CH CK D7 D6 D5 D4 D3 D2 D1 D0 I/O CH RDY AEN A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

IBM PC/XT总线插槽引脚信号

PC总线:I/O端口写周期时序
T1 CLK A15~A0 ALE D7 ~ D0 IOW T2 T3 Tw T4

GND RESET

+5V IRQ2 -5V DRQ2 -12V +12V GND
MEMW MEMR IOW IOR DACK3 DRQ3 DACK1 DRQ1 DACK0 CLOCK IRQ7 IRQ6 IRQ5 IRQ4 IRQ3 DACK2 T/C ALE +5V OSC GND

I/O CH CK D7 D6 D5 D4 D3 D2 D1 D0 I/O CH RDY AEN A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

IBM PC/XT总线插槽引脚信号

IN AL ,21H
10110 10112 IN AL,21H 存储器 /MEMR 10112 21
A9A8A7A6A5 /IOR 0 0 0 0 1 1 A0

CPU系统

/IOR

A1 A0 0 1

/AEN

/Y0 /Y1 /Y2 /Y3 /Y4 /G2B /Y5 /G2A /Y6 G1 /Y7 A B C

A0 1 /CS 40H 41H 42H 43H

A1 A0 /CS 端口1 00 端口2 01 端口3 10 端口4 11 8253

20H 端口1 0 21H 端口2 1 F0 8259

OUT 43H,AL
1011E MOV AL,90 10120 OUT 43H,AL 存储器

CPU系统 /MEMR 10120 90

总线
A9A8A7A6A5 1 0 0 0 1 0 A0 A1 A0

43 /IOW

/IOW /Y0 /Y1 /Y2 /Y3 /Y4 /G2B /Y5 /G2A /Y6 G1 /Y7 A B C A0 /CS 40H 41H 42H 43H

1

1

A1 A0 1 1 /CS 端口1 00 端口2 01 端口3 10 端口4 11 8253

/AEN

20H 端口1 0 21H 端口2 1 8259

例:一个输入设备的简单接口电路
IO总线

D7 ~ D0
A15 ~ A0 AB

DB

三 态 缓冲器

开关 状态

地址 284H P290图5.11 译码 74LS244G1/G2 0 与 0 0 IOR 非 图中译码电路的作用: 该电路在CPU执行指令 只当A15~A0上出现284H时, MOV DX, 284H (即0000 0010 1000 0100B) IN AL, DX 输出0,其他输出1。 将输入设备的数据读入 CPU内AL中

例:一个输入设备的简单接口电路
D7 ~ D0 数据线
D0 D7 三 态 缓冲器 开关 输入
K1 : K8

I O 总 线

A15 地址线 ~ A0

IOR 执行: MOV DX, 284H IN AL, DX

地址 284H 译码 IN指令时序 0 与 0 T1 T2 T3 Tw T4 0 CLK 非
A15~A0

0000 0010 1000 0100

问题: P290图5.11 K2,K5,K8 闭合时DB=?, (AL)=?

D7~ D0
IOR

01101101B=6DH

例:一个输入设备的简单接口电路
D7 ~ D0 数据线
三 态 缓冲器 输入 设备

I O 总 线

A15 地址线 ~ A0 IOR

地址 288H 译码 0 与 0 0 非

MOV DX, 288H IN AL, DX

输入设备接口电路,即硬件上保证: 只在CPU执行从288H端口输入数据时,三态门处于工作状态,使输 入设备的数据送上总线侧,而CPU执行其它指令时,三态门均处于 高阻状态,使输入设备的数据线与总线侧断开。 思考:其他的指令为什么不可以? 例:IN AL, 50H; MOV AL, [0288H]

例:一个输出设备的简单接口电路
IO总线 D7 数据线 输出 例:LED指示灯 ~ 锁存器 设备 D0 288H A15 地址线 图中译码电路的作用: 地址 ~ 只当A15~A0上出现288H时, 译码 A0 0 与 0 (即0000 0010 1000 1000B) 输出0,其他输出1。 0 IOW 非 该电路在CPU执行指令 参见P291图5.12 MOV AL, 81H MOV DX, 288H OUT DX, AL CPU内AL中的数据81H送至输出设备

例:一个输出设备的简单接口电路
IO总线 D7 数据线 输出 例:LED指示灯 ~ 锁存器 设备 D0 288H A15 地址线 地址 OUT指令时序 ~ T1 T2 T3 Tw T4 译码 A0 0 与 0 CLK 0 IOW 非
A15~A0 D7~D0

0000 0010 1000 1000

执行: MOV AL, 81H MOV DX, 288H OUT DX, AL

IOW

例:一个输出设备的简单接口电路
D7 数据线 P ~ 锁存器 C D0 288H 总 A15 地址线 地址 线 ~ 译码 A0 0 与 0 0 非 IOW
输出设备接口电路,即硬件上保证: 只在CPU执行从288H端口输出数据时, 锁存器处于触发状态,其输出随输入变 化,而CPU执行其它指令时,锁存器均 处于锁存状态, 其输出不随输入变化, 思考:其他的指令为什么不可以? 例:OUT 50H,AL; MOV [0288H],AL

输出 例:LED指示灯 设备

MOV DX, 288H OUT DX, AL
问题:对本电路
MOV DX,288H IN AL,DX

结果如何?

I/O端口的译码

? 译码电路的作用 ? 译码电路的构成(与存储器译码相似) ? 设计译码电路的方法 ? 片内译码和片选译码

I/O译码电路的作用
将CPU执行IN/OUT指令发出的信号,“翻译”成欲操作 端口的选通信号,此信号常作为接口内三态门或锁存器 的控制信号,接通或断开接口数据线与系统的连接。
T1 CLK A15~A0 D7~ D0 IOR T2 T3 Tw T4 CLK A15~A0 D7~D0 IOW

T1

T2

T3 Tw

T4

IN指令时序

OUT指令时序

设计译码电路的方法
? 根据端口地址确定地址信号A15~A0的条件取值,用 门电路、译码器及组合、PLD/GAL实现满足条件情 况的电路 ? 设计I/O译码电路时: 端口的选通信号通常为低电平 有效, 除端口的地址信号参加译码外,控制信号IOW、 IOR (IO/M、 AEN也可参加译码)
A0 A1

A14 A15 IOR IOW AEN

译 码 电 路

例:设计端口地址为218H的译码电路
分析 CPU执行IN/OUT指令时,发出端口的地址信号 MOV DX, 218H IN AL, DX 或 OUT DX, AL
对应218H端口的地址信号为(只取A9~A0): A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 (地址信号) 1 0 0 0 0 1 1 0 0 0 B 2 1 8 H

只要满足此地址取值的译码电路均可

方法一、用门电路实现218H的地址译码
D0 ~ D7 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 AEN IOR IOW

数 据 线 DB
1 0 0 0 0 1 1 0 0 0 端口 译码 电路
0

D0 ~ D7

I O 总 线

&

CS

译码电路部分满足: 只当地址信号A9~ A0为: A9A8A7A6A5A4A3A2A1A0 1 0 0 0 0 1 1 0 0 0 即218H时,输出“0 ” , 使I/O接口的/CS有效, 否则输出“1 ”,使I/O接口 的/CS无效

0

I/O RD 接 WR 口

地址重叠现象
D0 ~ D7 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 AEN IOR IOW

数 据 线 DB
1 0 0 0 0 1 1 0 0 0 端口 译码 电路
0

D0 ~ D7

I O 总 线

&

CS

注意译码电路中: 由于高位地址线A15~A10 未参与译码, 即: 地址A15~A0为: ×××× ××10 0001 1000 均能输出“0 ”低电平, 所以该电路使: 一个端口对应多个地址 共26=64个 218,618, A18,E18,等等

0

I/O RD 接 WR 口

实现电路
D0 ~ D7 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 AEN IOR IOW
+5V

数 据 线 DB
1 0 0 0 0 1 1 0 0 0 端口 译码 电路
0 0

D0 ~ D7

74LS30为 8 输入与非门 74LS20为 4 输入与非门 74LS32为 2 输入或门
当地址信号为:

74LS30

I O 总 线

&
≥1
0 74LS20 74LS32

A9A8A7A6A5A4A3A2A1A0 1 0 0 0 0 1 1 0 0 0
CS

即地址为 218H 或门74LS32输出“0 ” , 使I/O接口的CS有效。

0

&

I/O RD 接 WR 口

方法二、用译码器、门电路组合实现地址译码
数 据 线 DB
0 0 0 0 1 1 0 0 0 0
1 0 0 & A B C G1 G2A & G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 D0 ~ D7 CS 当端口地址信 号为:
A9 A8 A7 A6 A5 1 0 0 0 0 A4 A3 A2 A1 A0 1 1 0 0 0 即 218H时, Y0输出0, 使I/O接口的CS 有效

D0 ~ D7 A0 A1 A2 I AEN O A3 总 A4 线 A5 A6 A7 A8 A9 IOR IOW

74LS138 3-8译码器

端口 译码电路

I/O RD 接 WR 口

74LS138译码器功能表
使能输入
G1 G2A G2B

选择输入
C 0 0 0 0 1 1 1 1 × × × B 0 0 1 1 0 0 1 1 × × × A 0 1 0 1 0 1 0 1 × × ×

Y0 ~ Y7 输出
Y0 = 0,其余为 1 Y1 = 0,其余为 1 Y2 = 0,其余为 1 Y3 = 0,其余为 1 Y4 = 0,其余为 1 Y5 = 0,其余为 1 Y6 = 0,其余为 1 Y7 = 0,其余为 1 全部为 1 全部为 1 全部为 1

1 1 1 1 1 1 1 1 0 × ×

0 0 0 0 0 0 0 0 × 1 ×

0 0 0 0 0 0 0 0 × × 1

A B C
G1 G2A G2B

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

74LS138 3-8译码器

思考:Y2~Y7译出的端口地址各是多少?
Y7 Y6 Y5 Y 4 Y3 Y2 Y1 Y0

1 0 1 0 1 0 1 0 A0 1 1 0 0 1 1 0 0 A1 1 1 1 1 0 0 0 0 A2 0 PC AEN 1 A3 1 总 A4 0 A5 0 线 A6 0 A7 0 A8 1 A9 0 IOR 0 &
IOW

A B C G1

G2A
& G2B

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

218H 219H 21AH 21BH 21CH 21DH 21EH 21FH

74LS138 3-8译码器 端 口 译码电路

思考2
将A0与A2位置互换,Y0~Y7译出的地址各是多少?
A2 A1 A0 AEN A3 A4 A5 A6 A7 A8 A9 IOR IOW A B C G1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

IO 总 线

0 1 1 0 0 0 0 1 0 0 &

G2A
& G2B

74LS138 3-8译码器 端 口 译码电路

I/O地址的译码方法小结
I/O地址的译码方法与存储器地址的译码方法一样, 但有它的特点: ?部分译码时,通常是中间地址线不连接 ?部分译码也有最低地址线不连接的情况 ?每个接口电路通常只占用几个I/O地址,这时可 以利用基本逻辑门电路进行地址译码 ?除采用译码器、门电路进行译码外,I/O地址译 码还经常采用可编程逻辑器件PLD ?为了给系统一定的选择余地,有些接口电路利用 比较器、开关或跨接器等进行多组I/O地址的译码

IBM PC/XT主机板的I/O译码电路
74LS138 A5 A6 A7 A8 A9 AEN

A B C

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

DMA CS(8237) INTR CS(8259) T/C CS(8253) PPI CS(8255)

G2B G2A G1

WRTDMAPG (写DMA页面寄存器)
WRTNMIREG (写NMI屏蔽寄存器)

IOW

数据传送方式
? 程序控制下的数据传送——通过CPU执行程序中 的I/O指令来完成传送,又分为:无条件传送、查 询传送、中断传送 ? 直接存储器存取(DMA)——传送请求由外设向 DMA控制器(DMAC)提出,后者向CPU申请总 线,最后DMAC利用系统总线来完成外设和存储 器间的数据传送 ? I/O处理机——CPU委托专门的I/O处理机来管理 外设,完成传送和相应的数据处理

无条件传送方式及其接口
? 在CPU与慢速变化的设备交换数据时,可以认为 它们总是处于“就绪”状态,随时可以进行数据 传送,这就是无条件传送,或称立即传送、同步 传送 ? 适合于简单设备,如LED数码管、按键或按纽等 ? 无条件传送的接口和操作均十分简单 ? 这种传送有前提:外设必须随时就绪

无条件传送流程
其它功能
IO设备 数据

用IO指令传输数据 (out 数据端口,al) (in al,数据端口) CPU 其它功能
接口电路

数据
数据端口

无条件传送:输入示例

D7~D0 A15~A1
地址 译码 器 CS

三态 缓冲 器

I/O

装置

OE 0160H

A0 IOR

无条件传送:输入示例
10K x 8 数 据 总 线 CS IOR

+5V

74LS244

G1 G 2

无条件传送:输出示例

D7~D0
A15~A1
地址 译码 器 CS

数据 锁存 器

输出
设备

A0 IOR

0160H

无条件传送:输出实例

300 x 8 数 据 总 线 CS IOW

+5V

74LS373

LE OE

无条件传送:输入输出接口
A0~A15 IOR IOW 译码 8000H G LS244 三态 缓冲器 CLK D0~D7 LS273 8D 锁存器 LS06 反相 驱动器
LED7

+5V
K0 K1


LED0

K7

+5V



查询传送方式及其接口

? CPU需要选了解(查询)外设的工作状态,然后 在外设可以交换信息的情况下(就绪)实现数据 输入或输出 ? 对多个外设的情况,则CPU按一定顺序依次查询 (轮询)。先查询的外设将优先进行数据交换 ? 查询传送的特点是:工作可靠,适用面宽,但传 送效率低

查询传送的两个环节
⑴ 查询环节
? 寻址状态口 ? 读取状态寄存器的标志位 ? 若不就绪就继续查询,直至就绪 ⑵ 传送环节 ? 寻址数据口 ? 是输入,通过输入指令从数据端 口读入数据 ? 是输出,通过输出指令向数据端 口输出数据
输入状态 N 就绪? Y 数据交换

其它功能

查询传送流程
外设正忙

从状态口读入状态信息 (In a1, 状态端口)

I/O设备 BUSY

数据准备好? (Cmp a1,某数)

状态端口

BUSY

CPU
用I/O指令传输数据 (Out 数据端口 ,a1 ) (In a1 , 数据端口)
其它功能

数据端口
接口电路

其它功能

查询传送流程
外设正忙

从状态口读入状态信息 (In a1, 状态端口)

I/O设备

数据准备好? (Cmp a1,某数)

状态端口

BUSY

CPU
用I/O指令传输数据 (Out 数据端口 ,a1 ) (In a1 , 数据端口)

数据端口
接口电路

其它功能

其它功能

查询传送流程
外设空闲

从状态口读入状态信息 (In a1, 状态端口)

I/O设备
READY

数据准备好? (Cmp a1,某数)

READY BUSY

状态端口

CPU
用I/O指令传输数据 (Out 数据端口 ,a1 ) (In a1 , 数据端口)

数据

数据 数据端口
接口电路

其它功能

查询输入接口

8D 锁存器 输入 设备 +5V DRQ STB

8位 三态 缓冲器
1位 三态 缓冲器

D0~D7 IOR

8001H
D0 译码 8000H IOR A0~A15

查询输入接口
mov dx,8000h ;DX指向状态端口 status: in al,dx ;读状态端口

test al,01h
jz status inc dx in al,dx

;测试标志位D0
;D0=0,未就绪,继续 ;从数据端口输入数据 查询 ;D0=1,就绪,DX指向数据端口

查询输出接口

输出 设备 ACK

Q R

+5V D

8D 锁存器

D0~D7 IOW

1位 三态 缓冲器

8001H D7 译码 A0~A15

8000H IOR

查询输出接口
mov dx,8000h ;DX指向状态端口 status: in al,dx ;读取状态端口的状态数据

test al,80h ;测试标志位D7
jnz status ;D7=1,未就绪,继续查询 inc dx out dx,al ;D7=0,就绪,DX指向数据端口 ;将数据输出给数据端口 mov al,buf ;变量buf送AL

资料

端口(PORT)

? 端口泛指I/O地址,通常对应接口电路的寄存器 ? 一个接口电路可以具有多个I/O端口(寄存器), 每个端口用来保存和交换不同的信息 ? 数据寄存器、状态寄存器和控制寄存器占有的I/O 地址常依次被称为数据端口、状态端口和控制端 口,用于保存数据、状态和控制信息 ? 输入、输出端口可以是同一个I/O地址

就绪(Ready)

就绪:满,空、闲、不忙

? 在输入场合 ?“就绪”说明输入接口已准备好送往CPU的数 据,正等着CPU来读取 ?该状态也可用接口中数据缓冲器已“满”来描 述 ? 在输出场合 ?“就绪”说明输出接口已做好准备,等待接收 CPU要输出的数据 ?该状态也可用接口数据缓冲器已“空”、或者 用接口(外设)“闲”或“不忙”来描述

用74LS138全译码实现真值表
A15 A14 A13 A12 A11

输出
只Y0=0

A10
0 1

0 0
0 0

0 0 0 0 0 1

A9 ~A0 00 0000 0000 11 1111 1111 00 0000 0000 11 1111 1111

地址范围

0000~07FFH 0800~0FFFH

只Y1=0

0 1

0 0

1

1

1

只Y7=0
G1 G2A G2B

0 1

00 0000 0000 11 1111 1111 Y0
Y1 Y2 Y3 Y4 Y5

3800~3FFFH

74LS138 A15 A14 IO/M
0000~07FFH 0800~0FFFH

A13 A12 A11

C B A

Y6 Y7

1000~17FFH 1800~1FFFH 2000~27FFH 2800~0FFFH 3000~37FFH 3800~3FFFH

举例:译码电路设计1

解答: A15 A14 A13 A12
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

A11~A6 A5 A4 A3 A2 0~ 0 0 0 0 0 1 0~ 0 0 0 1 0 1 0~ 0 0 1 0 0 1 0~ 0 0 1 1 0 1 0~ 0 1 0 0 0 1 0~ 0 1 0 1 0 1 0~ 0 1 1 0 0 1 0~ 0 1 1 1 0 1

A1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

A0 地址范围(HEX) 0 C000~C007 1 0 C008~C00F 1 0 C010~C017 1 0 C018~C01F 1 0 C020~C027 1 0 C028~C02F 1 0 C030~C037 1 0 C038~C03F 1

举例:存储器译码电路

举例:IO输出电路(74LS373)

举例:IO输出电路(74LS374)

举例:IO输入电路(位开关输入)

举例:查询输出电路

举例:查询输入电路1

举例:查询输入电路2

举例:键盘输入电路

74LS244芯片

74LS245芯片

74LS373芯片

74LS374芯片

74LS138内部电路图


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