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常见电子类硬件笔试题整理(含答案)


14、描述你对集成电路工艺的认识。 (仕兰微面试题目) 15、列举几种集成电路典型工艺。工艺上常提到 0.25,0.18 指的是 什么?(仕兰微面试题目) 16、请描述一下国内的工艺现状。 (仕兰微面试题目) 17、半导体工艺中,掺杂有哪几种方式?(仕兰微面试题目) 18、描述 cmos 电路中闩锁效应产生的过程及最后的结果?(仕兰 微面试题目) 19、解释 latch-up 现象和 antenna effect 和其预防措施.(未知) 20、什么叫 latchup?(科广试题) 21、什么叫窄沟效应? (科广试题) 22、什么是 nmos、pmos、cmos?什么是增强型、耗尽型?什么是 pnp、npn?他们有什么差别?(仕兰微面试题目) 23、硅栅 coms 工艺中 n 阱中做的是 p 管还是 n 管,n 阱的阱电位 的连接有什么要求?(仕兰微面试题目) 24、画出 cmos 晶体管的 cross-over 图(应该是纵剖面图) ,给出所 有可能的传输特性和转移特性。 (infineon 笔试试题) 25、以 interver 为例,写出 n 阱 cmos 的 process 流程,并画出剖面图。 (科广试题) 26、please explain how we describe the resistance in semiconductor. compare the resistance of a metal,poly and diffusion in tranditional cmos process.(威盛笔试题 circuit design-beijing-03.11.09) 27、说明 mos 一半工作在什么区。 (凹凸的题目和面试) 28、画 p-bulk 的 nmos 截面图。 (凹凸的题目和面试) 29、写 schematic note(?) 越多越好。 , (凹凸的题目和面试) 30、寄生效应在 ic 设计中怎样加以克服和利用。 (未知) 31、 太底层的 mos 管物理特性感觉一般不大会作为笔试面试题, 因 为全是微电子物理, 公式推导太罗索, 除非面试出题的是个老学究。 ic 设计的话需要熟悉的软件: cadence,synopsys, avant,unix 当然也 要大概会操作。 32、unix 命令 cp -r, rm,uname。 (扬智电子笔试) _________________________________________________________ ___ 三、单片机、mcu、计算机原理 1、简单描述一个单片机系统的主要组成模块,并说明各模块之间 的数据流流向和控制流流向。 简述单片机应用系统的设计原则。 (仕 兰微面试题目) 2、 画出 8031 与 2716 (2k*8rom) 的连线图, 要求采用三-八译码器, 8031 的 p2.5,p2.4 和 p2.3 参加译码,基本地址范围为 3000h-3fffh。 该 2716 有没有重叠地址?根据是什么?若有, 则写出每片 2716 的 重叠地址范围。 (仕兰微面试题目) 3、用 8051 设计一个带一个 8*16 键盘加驱动八个数码管(共阳) 的原理图。 (仕兰微面试题目) 4、pci 总线的含义是什么?pci 总线的主要特点是什么? (仕兰微 面试题目) 5、中断的概念?简述中断的过程。 (仕兰微面试题目) 6、如单片机中断几个/类型,编中断程序注意什么问题; (未知) 1

7、要用一个开环脉冲调速系统来控制直流电动机的转速,程序由 805 电子类公司笔试题精选 一、模拟电路 1 基尔霍夫定理的内容是什么?(仕兰微电子) 基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个 节点的电荷与流出同一个节点的电荷相等. 基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压 之和为零. 2、平板电容公式(C=εS/4πkd)。 (未知) 3、最基本的如三极管曲线特性。 (未知) 4、描述反馈电路的概念,列举他们的应用。 (仕兰微电子) 5、负反馈种类(电压并联反馈,电流串联反馈,电压串联反馈和 电流并联反馈) ;负反馈的优点(降低放大器的增益灵敏度,改变 输入电阻和输出电阻,改善放大器的线性和非 线性失真,有效地 扩展放大器的通频带,自动调节作用) (未知) 6、放大电路的频率补偿的目的是什么,有哪些方法?(仕兰微电 子) 7、频率响应,如:怎么才算是稳定的,如何改变频响曲线的几个 方法。 (未知) 8、给出一个查分运放,如何相位补偿,并画补偿后的波特图。 (凹 凸) 9、基本放大电路种类(电压放大器,电流放大器,互导放大器和 互阻放大器) ,优缺点,特别是广泛采用差分结构的原因。 (未知) 10、给出一差分电路,告诉其输出电压 Y 和 Y-,求共模分量和差模 分量。 (未知) 11、画差放的两个输入管。 (凹凸) 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。 并画出一个晶体管级的 运放电路。 (仕兰微电子) 13、用运算放大器组成一个 10 倍的放大器。 (未知) 14、给出一个简单电路,让你分析输出电压的特性(就是个积分电 路) ,并求输出端某点 的 rise/fall 时间。(Infineon 笔试试题) 15、电阻 R 和电容 C 串联,输入电压为 R 和 C 之间的电压,输出 电压分别为 C 上电压和 R 上电压,要求制这两种电路输入电压的 频谱, 判断这两种电路何为高通滤波器, 何为低通滤波器。 RC18、 当 说说静态、动态时序模拟的优缺点。 (威盛 VIA 2003.11.06 上海笔 试试题) 19、 一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。 (威盛 VIA2003.11.06 上海笔试试题) 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是 什么,还问给出输入,使得输出依赖于关键路径。 (未知) 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异) ,触 发器有几种(区别,优点) ,全加器等等。 (未知) 22、 卡诺图写出逻辑表达使。 (威盛 VIA 2003.11.06 上海笔试试题) 23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。 (威盛) 24、please show the CMOS inverter schmatic,layout and its cross

sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试题 circuit design-beijing-03.11.09) 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比 大?(仕兰微电子) 27、用 mos 管搭出一个二输入与非门。 (扬智电子笔试) 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。 (威盛笔试题 circuit design-beijing-03.11.09) 29、画出 NOT,NAND,NOR 的符号,真值表,还有 transistor level 的电路。Infineon 笔试)30、 ( 画出 CMOS 的图, 画出 tow-to-one mux gate。 (威盛 VIA 2003.11.06 上海笔试试题) 31、用一个二选一 mux 和一个 inv 实现异或。 (飞利浦-大唐笔试) 32、画出 Y=A*B C 的 cmos 电路图。 (科广试题) 33、用逻辑们和 cmos 电路实现 ab cd。 (飞利浦-大唐笔试) 34、 画出 CMOS 电路的晶体管级电路图, 实现 Y=A*B C(D E)。 (仕 兰微电子) 35、利用 4 选 1 实现 F(x,y,z)=xz yz’(未知) 。 36、给一个表达式 f=xxxx xxxx xxxxx xxxx 用最少数量的与非门实 现(实际上就是化简) 。 37、给出一个简单的由多个 NOT,NAND,NOR 组成的原理图,根据 输入波形画出各点波形。 (Infineon 笔试) 38、为了实现逻辑(A XOR B)OR (C AND D) ,请选用以下逻 辑中的一种,并说明为什么?1)INV 2)AND 3)OR 4)NAND 5) NOR 6)XOR 答案:NAND(未知) 39、用与非门等设计全加法器。 (华为) 40、给出两个门电路让你分析异同。 (华为) 41、用简单电路实现,当 A 为输入时,输出 B 波形为…(仕兰微 电子) 42、A,B,C,D,E 进行投票,多数服从少数,输出是 F(也就是如果 A,B,C,D,E 中 1 的个数比 0 多,那么 F 输出为 1,否则 F 为 0) ,用 与非门实现,输入数目没有限制。 (未知) 43、用波形表示 D 触发器的功能。 (扬智电子笔试) 44、用传输门和倒向器搭一个边沿触发器。 (扬智电子笔试) 45、 用逻辑们画出 D 触发器。 (威盛 VIA 2003.11.06 上海笔试试题) 46、画出 DFF 的结构图,用 verilog 实现之。 (威盛) 47、画出一种 CMOS 的 D 锁存器的电路图和版图。 (未知) 48、D 触发器和 D 锁存器的区别。 (新太硬件面试) 49、简述 latch 和 filp-flop 的异同。 (未知) &e1]5T'v&n.g*_1D+J50、LATCH 和 DFF 的概念和区别。 (未知) 51、latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的。 (南山之桥) 52、用 D 触发器做个二分颦的电路.又问什么是状态图。 (华为) 53、请画出用 D 触发器实现 2 倍分频的逻辑电路?(汉王笔试) 2

54、怎样用 D 触发器、与或非门组成二分频电路?(东信笔试) 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16 分频? 56、用 filp-flop 和 logic-gate 设计一个 1 位加法器,输入 carryin 和 current-stage,输出 carryout 和 next-stage. (未知) 57、用 D 触发器做个 4 进制的计数。 (华为) 58、实现 N 位 Johnson Counter,N=5。 (南山之桥) 59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数 器,15 进制的呢?(仕兰微电子) 60、数字电路设计当然必问 Verilog/VHDL,如设计计数器。 (未知) 61、BLOCKING NONBLOCKING 赋值的区别。 (南山之桥) 62、写异步 D 触发器的 verilog module。 (扬智电子笔试) module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; :P,L.W/\.~)R! q <= d; &c I!K,\; 63、用 D 触发器实现 2 倍分频的 Verilog 描述? (汉王笔试) module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; out ; always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else 64、可编程逻辑器件在现代电子设计中越来越重要,请问:a) 你 所知道的可编程逻辑器件有哪些? b) 试用 VHDL 或 VERILOG、 ABLE 描述 8 位 D 触发器逻辑。 (汉王笔试) )r'T'y)d:S:a0VPAL,PLD,CPLD,FPGA。 module dff8(clk , reset, d, q); input clk; 7B*M"D9t"Q*jinput reset; input d; &O.A%H1k/s8Voutput q; reg q; always @ (posedge clk or posedge reset) if(reset) q <= 0;

'p8w'P'S2pelse q <= d; 65、请用 HDL 描述四位的全加法器、5 分频电路。 (仕兰微电子) 67、用 VERILOG 或 VHDL 写一段代码,实现消除一个 glitch。 (未 知) 68、一个状态机的题目用 verilog 实现(不过这个状态机画的实在 比较差,很容易误解的)(威盛 VIA 2003.11.06 上海笔试试题) 。 69、描述一个交通信号灯的设计。 (仕兰微电子) 70、画状态机,接受 1,2,5 分钱的卖报机,每份报纸 5 分钱。 (扬 智电子笔试) 9p-g0]/V*U8U7v*.com.cn71、设计一个自动售货机系统,卖 soda 水的,只能投进三种硬币,要正确的找回钱数。 (1)画出 fsm(有 限状态机) ; (2) verilog 编程, 用 语法要符合 fpga 设计的要求。 (未 知) 72、设计一个自动饮料售卖机,饮料 10 分钱,硬币有 5 分和 10 分 两种,并考虑找零: (1)画出 fsm(有限状态机)(2)用 verilog ; 编程,语法要符合 fpga 设计的要求; (3)设计工程中可使用的工 具及设计大致过程。 (未知) 73、画出可以检测 10010 串的状态图,并 verilog 实现之。 (威盛) 74、用 FSM 实现 101101 的序列检测模块。 (南山之桥) a 为输入端,b 为输出端,如果 a 连续输入为 1101 则 b 输出为 1, 否则为 0。例如 a: 0001100110110100100110 b: 0000000000100100000000 请画出 state machine;请用 RTL 描述其 state machine。 (未知) 75、用 verilog/vddl 检测 stream 中的特定字符串(分状态用状态机 写)(飞利浦-大唐笔试) 。 76、用 verilog/vhdl 写一个 fifo 控制器(包括空,满,半满信号)。 (飞 利浦-大唐笔试) 77、现有一用户需要一种集成电路产品,要求该产品能够实现如下 功能:y=lnx,其中,x 为 4 位二进制整数输入信号。y 为二进制小 数输出,要求保留两位小数。电源电压为 3~5v 假设公司接到该项 目后, 交由你来负责该产品的设计, 试讨论该产品的设计全程。 (仕 兰微电子) 78、sram,falsh memory,及 dram 的区别?(新太硬件面试) 79、给出单管 DRAM 的原理图(西电版《数字电子技术基础》作者 杨颂华、冯毛官 205 页图 9 -14b),问你有什么办法提高 refresh time,总共有 5 个问题,记不起来了。 (降低温度,增大电容存储 容量) (Infineon 笔试) 80 、 Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? (威盛笔试题 circuit design-beijing-03.11.09) 81、名词:sram,ssram,sdram 名词 IRQ,BIOS,USB,VHDL,SDR |5L'^6o-w.k*.com.cnIRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate !{(]%P2o+{ 3

压 控 振 荡 器 的 英 文 缩 写 (VCO) 。 动 态 随 机 存 储 器 的 英 文 缩 写 (DRAM)。 名词解释, 无聊的外文缩写罢了, 比如 PCI、 ECC、 DDR、 interrupt、pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器), IIR DFT(离散傅立叶变换)或者是中文 FIR 的,比如:a.量化误差 b.直方图 c.白平衡 二、IC 设计基础(流程、工艺、版图、器件) 1、我们公司的产品是集成电路,请描述一下你对集成电路的认识, 列举一些与集成电路相关的内容(如讲清楚模拟、数字、双极型、 CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念)(仕 。 兰微面试题目) 2、FPGA 和 ASIC 的概念,他们的区别。 (未知) 答案:FPGA 是可编程 ASIC。 ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户 设计和制造的。根据一个用户的特定要求,能以低研制成本,短、 交货周期供货的全定制,半定制集成电路。与门阵列等其它 ASIC(Application Specific IC)相比,它们又具有设计开发周期短、 设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以 及可实时在线检验等优点 3、什么叫做 OTP 片、掩膜片,两者的区别何在?(仕兰微面试题 目) 4、你知道的集成电路设计的表达方式有哪几种?(仕兰微面试题 目) 5、描述你对集成电路设计流程的认识。 (仕兰微面试题目) 6、简述 FPGA 等可编程逻辑器件设计流程。 (仕兰微面试题目) 7、IC 设计前端到后端的流程和 eda 工具。 (未知) 8、从 RTL synthesis 到 tape out 之间的设计 flow,并列出其中各步使 用的 tool.(未知) 9、Asic 的 design flow。 (威盛 VIA 2003.11.06 上海笔试试题) 10、写出 asic 前期设计的流程和相应的工具。 (威盛) 11、集成电路前段设计流程,写出相关的工具。 (扬智电子笔试) 先介绍下 IC 开发流程: 1.)代码输入(design input) 用 vhdl 或者是 verilog 语言来完成器件的功能描述,生成 hdl 代码 BBS 语言输入工具:SUMMIT VISUALHDL h5k'?4]%Z6s1mMENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.)电路仿真(circuit simulation) 将 vhd 代码进行先前逻辑仿真,验证功能描述是否正确 数字电路仿真工具: BBSVerolog: CADENCE Verolig-XL MENTOR Modle-sim VHDL : CADENCE NC-vhdl 4MENTOR Modle-sim 2A. 模 拟 电 路 仿 真 工 具 : ***ANTI HSpice pspice , spectre micro

microwave: eesoft : hp 3.)逻辑综合(synthesis tools) 逻辑综合工具可以将设计思想 vhd 代码转化成对应一定工艺手段 的门级电路;将初级仿真中所没有考虑的门沿(gates delay)反标 到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结 果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程?(仕兰微面试题目) 13、是否接触过自动布局布线?请说出一两种工具软件。自动布局 布线需要哪些基本元素?(仕兰微面试题目) 14、描述你对集成电路工艺的认识。 (仕兰微面试题目) 15、列举几种集成电路典型工艺。工艺上常提到 0.25,0.18 指的是 什么?(仕兰微面试题目) 16、请描述一下国内的工艺现状。 (仕兰微面试题目) 17、半导体工艺中,掺杂有哪几种方式?(仕兰微面试题目) 18、描述 CMOS 电路中闩锁效应产生的过程及最后的结果?(仕 兰微面试题目) 19、解释 latch-up 现象和 Antenna effect 和其预防措施.(未知) 20、什么叫 Latchup?(科广试题) 21、什么叫窄沟效应? (科广试题) 22、什么是 NMOS、PMOS、CMOS?什么是增强型、耗尽型?什 么是 PNP、NPN?他们有什么差别?(仕兰微面试题目) 23、硅栅 COMS 工艺中 N 阱中做的是 P 管还是 N 管,N 阱的阱电 位的连接有什么要求?(仕兰微面试题目) 24、画出 CMOS 晶体管的 CROSS-OVER 图(应该是纵剖面图) , 给出所有可能的传输特性和转移特性。 (Infineon 笔试试题) 25、 interver 为例,写出 N 阱 CMOS 的 process 流程,并画出剖面图。 以 (科广试题) 26、Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.(威盛笔试题 circuit design-beijing-03.11.09) 27、说明 mos 一半工作在什么区。 (凹凸的题目和面试) 28、画 p-bulk 的 nmos 截面图。 (凹凸的题目和面试) 29、写 schematic note(?) 越多越好。 , (凹凸的题目和面试) 30、寄生效应在 ic 设计中怎样加以克服和利用。 (未知) 31、太底层的 MOS 管物理特性感觉一般不大会作为笔试面试题, 因为全是微电子物理,公式推导太罗索,除非面试出题的是个老学 究。IC 设计的话需要熟悉的软件: Cadence,Synopsys, Avant,UNIX 当然也要大概会操作。 32、unix 命令 cp -r, rm,uname。 (扬智电子笔试) _________________________________________________________ ___ 三、单片机、MCU、计算机原理 1、简单描述一个单片机系统的主要组成模块,并说明各模块之间 的数据流流向和控制流流向。 简述单片机应用系统的设计原则。 (仕 兰微面试题目) 2、画出 8031 与 2716(2K*8ROM)的连线图,要求采用三-八译码 4

器 , 8031 的 P2.5,P2.4 和 P2.3 参 加 译 码 , 基 本 地 址 范 围 为 3000H-3FFFH。该 2716 有没有重叠地址?根据是什么?若有,则 写出每片 2716 的重叠地址范围。 (仕兰微面试题目) 3、用 8051 设计一个带一个 8*16 键盘加驱动八个数码管(共阳) 的原理图。 (仕兰微面试题目) 4、PCI 总线的含义是什么?PCI 总线的主要特点是什么? (仕兰 微面试题目) 5、中断的概念?简述中断的过程。 (仕兰微面试题目) 6、如单片机中断几个/类型,编中断程序注意什么问题; (未知) 7、要用一个开环脉冲调速系统来控制直流电动机的转速,程序由 8051 完成。简单原理如下:由 P3.4 输出脉冲的占空比来控制转速, 占空比越大,转速越快;而占空比由 K7-K0 八个开关来设置,直 接与 P1 口相连(开关拨到下方时为"0",拨到上方时为"1",组成一 个八位二进制数 N) ,要求占空比为 N/256。 (仕兰微面试题目) ? 下面程序用计数法来实现这一功能,请将空余部分添完整。 ?? MOV P1,#0FFH ?? LOOP1 :MOV R4,#0FFH 8、单片机上电后没有运转,首先要检查什么?(东信笔试题) 9、What is PC Chipset? (扬智电子笔试) 芯片组(Chipset)是主板的核心组成部分,按照在主板上的排列位 置的不同,通常分为北桥芯片和南桥芯片。北桥芯片提供对 CPU 的类型和主频、内存的类型和最大容量 ISA/PCI/AGP 插槽、ECC 纠错等支持。南桥芯片则提供对 KBC(键盘控制器) 、RTC(实时 时钟控制器) 、USB(通用串行总线) 、Ultra DMA/33(66)EIDE 数据 传输方式和 ACPI(高级能源管理)等的支持。其中北桥芯片起着 主导性的作用,也称为主桥(Host Bridge) 3k m-j9f9C&J!} 。 除了最通用的南北桥结构外, 目前芯片组正向更高级的加速集 线架构发展,Intel 的 8xx 系列芯片组就是这类芯片组的代表,它将 一些子系统如 IDE 接口、 音效、 MODEM 和 USB 直接接入主芯片, 能够提供比 PCI 总线宽一倍的带宽,达到了 266MB/s。 10、如果简历上还说做过 cpu 之类,就会问到诸如 cpu 如何工作, 流水线之类的问题。 (未知) 11、计算机的基本组成部分及其各自的作用。 (东信笔试题) 12、请画出微机接口电路中,典型的输入设备与微机接口逻辑示意 图(数据接口、控制接口、所存器/缓冲器) (汉王笔试) 。 13、 cache 的主要部分什么的。威盛 VIA 2003.11.06 上海笔试试题) ( 14、同步异步传输的差异(未知) 15、串行通信与同步通信异同,特点,比较。 (华为面试题) 16、RS232c 高电平脉冲对应的 TTL 逻辑是?(负逻辑?) (华为面试 题 四、信号与系统 1、的话音频率一般为 300~3400HZ,若对其采样且使信号不失真, 其最小的采样频率应为多大?若采用 8KHZ 的采样频率,并采用 8bit 的 PCM 编码,则存储一秒钟的信号数据量有多大?(仕兰微 面试题目) 2、什么耐奎斯特定律,怎么由模拟信号转为数字信号。 (华为面试

题) 3、 如果模拟信号的带宽为 5khz,要用 8K 的采样率, 怎么办?lucent) 两路? 4、信号与系统:在时域与频域关系。 (华为面试题 5、给出时域信号,求其直流分量。 (未知) 6、给出一时域信号,要求(1)写出频率分量, (2)写出其傅立叶 变换级数; (3)当波形经过低通滤波器滤掉高次谐波而只保留一次 谐波时,画出滤波后的输出波形。 (未知) 7、sketch 连续正弦信号和连续矩形波(都有图)的傅立叶变换 。 (Infineon 笔试试题) 8、拉氏变换和傅立叶变换的表达式及联系。 (新太硬件面题) 五、DSP、嵌入式、软件等 1、请用方框图描述一个你熟悉的实用数字信号处理系统,并做简 要的分析;如果没有,也可以自己设计一个简单的数字信号处理系 统,并描述其功能及用途。 (仕兰微面试题目) 2、数字滤波器的分类和结构特点。 (仕兰微面试题目) 3、IIR,FIR 滤波器的异同。 (新太硬件面题) 4、拉氏变换与 Z 变换公式等类似东西,随便翻翻书把 如.h(n)=-a*h(n-1) b*δ(n) a.求 h(n)的 z 变换; b.问该系统是否为稳定 系统;c.写出 FIR 数字滤波器的差分方程; (未知) 5、DSP 和通用处理器在结构上有什么不同,请简要画出你熟悉的 一种 DSP 结构图。 (信威 dsp 软件面试题) 6、说说定点 DSP 和浮点 DSP 的定义(或者说出他们的区别) (信 威 dsp 软件面试题) 7、说说你对循环寻址和位反序寻址的理解.(信威 dsp 软件面试题) 8、请写出【-8,7】的二进制补码,和二进制偏置码。用 Q15 表 示出 0.5 和-0.5.(信威 dsp 软件面试题) 9、DSP 的结构(哈佛结构)(未知) ; 10 、 嵌 入 式 处 理 器 类 型 ( 如 ARM) , 操 作 系 统 种 类 (Vxworks,ucos,winCE,linux) ,操作系统方面偏 CS 方向了,在 CS 篇里面讲了; (未知) 11、有一个 LDO 芯片将用于对手机供电,需要你对他进行评估, 你将如何设计你的测试项目? 12、某程序在一个嵌入式系统(200M CPU,50M SDRAM)中已 经最优化了,换到零一个系统(300M CPU,50M SDRAM)中是 否还需要优化? (Intel) 13、请简要描述 HUFFMAN 编码的基本原理及其基本的实现方法。 (仕兰微面试题目) 14、说出 OSI 七层网络协议中的四层(任意四层)(仕兰微面试题 。 目) 15、A) (仕兰微面试题目) ??#i nclude ?? void testf(int*p) ??*p =1; ?? main() int *n,m[2]; 5

?? n=m; ?? m[0]=1; ?? m[1]=8; ?? testf(n); *.com.cn3K&p:N:Y1s ?? printf("Data v alue is %d ",*n); ?? B)??#i nclude ?? void testf(int**p) ??{ ? *p =1; ?? main() ?? {int *n,m[2]; ?? n=m; ?? m[0]=1; ?? m[1]=8; ?? testf(&n); ?? printf(Data v alue is %d",*n); ???下面的结果是程序 A 还是程序 B 的? ?? Data v alue is 8 ??那么另一段程序的结果是什么? 16、那种排序方法最快? (华为面试题) 17、写出两个排序算法,问哪个好?(威盛) 18、编一个简单的求 n!的程序 。 (Infineon 笔试试题) 19、用一种编程语言写 n!的算法。 (威盛 VIA 2003.11.06 上海笔试 试题) 20、用 C 语言写一个递归算法求 N!(华为面试题) ; 21、给一个 C 的函数,关于字符串和数组,找出错误; (华为面试 题) 22、防火墙是怎么实现的? (华为面试题) 23、你对哪方面编程熟悉?(华为面试题) 24、冒泡排序的原理。 (新太硬件面题) 25、操作系统的功能。 (新太硬件面题) 26、学过的计算机语言及开发的系统。 (新太硬件面题) 27、 一个农夫发现围成正方形的围栏比长方形的节省 4 个木桩但是 面积一样.羊的数目和正 方形围栏的桩子的个数一样但是小于 36, 问有多少羊?(威盛) 28、C 语言实现统计某个 cell 在某.v 文件调用的次数(这个题目真 bt) (威盛 VIA2003.11.06 上海笔试试题) 29、用 C 语言写一段控制手机中马达振子的驱动程序。(威胜) 30、用 perl 或 TCL/Tk 实现一段字符串识别和比较的程序。 (未知) 31、给出一个堆栈的结构,求中断后显示结果,主要是考堆栈压入 返回地址存放在低端地 址还是高端。 (未知) 32、 一些 DOS 命令, 如显示文件, 拷贝, 删除。 (未知) 2O,S:|6\4_5B 33、 设计一个类, 使得该类任何形式的派生类无论怎么定义和实现, 都无法产生任何对象 实例。 (IBM) 34、What is pre-emption? (Intel) 35、What is the state of a process if a resource is not available? (Intel)

36、 三个 float a,b,c;问值 b) c==(b a) c, (a b) c==(a c) b。 (a (Intel) 37、把一个链表反向填空。 (lucent) 38、x^4 a*x^3 x^2 c*x d 最少需要做几次乘法? (Dephi) 六、主观题 1、你认为你从事研发工作有哪些特点?(仕兰微面试题目) 2、 说出你的最大弱点及改进方法。 (威盛 VIA 2003.11.06 上海笔试 试题) 3、说出你的理想。说出你想达到的目标。 题目是英文出的,要用 英文回答。 (威盛 VIA 2003.11.06 上海笔试试题) 4、我们将研发人员分为若干研究方向,对协议和算法理解(主要 应用在网络通信、图象语音压缩方面) 、电子系统方案的研究、用 MCU、DSP 编程实现电路功能、用 ASIC 设计技术 设计电路(包 括 MCU、DSP 本身) 、电路功能模块设计(包括模拟电路和数字电 路) 、集成 电路后端设计(主要是指综合及自动布局布线技术) 、 集成电路设计与工艺接口的研究. 你希望从事哪方面的研究?(可以选择多个方向。另外,已经从事 过相关研发的人员可以详细描述你的研发经历) (仕兰微面试题 。 目) 5、请谈谈对一个系统设计的总体思路。针对这个思路,你觉得应 该具备哪些方面的知识?(仕兰微面试题目) 6、设想你将设计完成一个电子电路方案。请简述用 EDA 软件(如 PROTEL)进行设计(包括 原理图和 PCB 图)到调试出样机的整 个过程。在各环节应注意哪些问题?电源的稳定,电 容的选取, 以及布局的大小。 (汉王笔试) !七、共同的注意点 一般情况下,面试官主要根据你的简历提问,所以一定要对自己负 责,把简历上的东西搞明白; 2.个别招聘针对性特别强,就招目前他们确的方向的人,这种情况 下,就要投其所好,尽量介绍其所关心的东西。 3.其实技术面试并不难,但是由于很多东西都忘掉了,才觉得有些 难。所以最好在面试前把该看的书看看。 4.虽然说技术面试是实力的较量与体现,但是不可否认,由于不用 面试官/公司所专领域及爱好不同,也有面试也有很大的偶然性, 需要冷静对待。不能因为被拒,就否认自己或责骂公司。 5.面试时要 take it easy,对越是自己钟情的公司越要这样。 转载请注明出自应届生求职招聘论坛 http://bbs.yingjiesheng.com/, 本贴地址:http://bbs.yingjiesheng.com/thread-3248-1-1.html

的支路电流的代数和恒等于零。 电压定律:在集总电路中,任何时刻,沿任一回路,所有支路电压 的代数和恒等于零。

2、描述反馈电路的概念,列举他们的应用。 反馈,就是在电子系统中,把输出回路中的电量输入到输入回路中 去。 反馈的类型有:电压串联负反馈、电流串联负反馈、电压并联负反 馈、电流并联负反馈。 负反馈的优点:降低放大器的增益灵敏度,改变输入电阻和输出电 阻, 改善放大器的线性和非线性失真, 有效地扩展放大器的通频带, 自动调节作用。 电压负反馈的特点:电路的输出电压趋向于维持恒定。 电流负反馈的特点:电路的输出电流趋向于维持恒定。

3、有源滤波器和无源滤波器的区别 无源滤波器:这种电路主要有无源组件 R、L 和 C 组成 有源滤波器:集成运放和 R、C 组成,具有不用电感、体积小、重 量轻等优点。 集成运放的开环电压增益和输入阻抗均很高,输出电阻小,构成有 源滤波电路后还具有一定的电压放大和缓冲作用。 但集成运放带宽 有限,所以目前的有源滤波电路的工作频率难以做得很高。 数字电路 1、同步电路和异步电路的区别是什么? 同步电路: 存储电路中所有触发器的时钟输入端都接同一个时钟脉 冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同 步。 异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟 脉冲源相连,这有这些触发器的状态变化与时钟脉冲同步,而其它 的触发器的状态变化不与时钟脉冲同步。 2、 什么是"线与"逻辑, 要实现它, 在硬件特性上有什么具体要求? 将两个门电路的输出端并联以实现与逻辑的功能成为线与。 在硬件上,要用 OC 门来实现,同时在输出端口加一个上拉电阻。 由于不用 OC 门可能使灌电流过大,而烧坏逻辑门。 3、解释 setup 和 hold time violation,画图说明,并说明解决 办法。 (威盛 VIA2003.11.06 上海笔试试题) Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间 要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定 不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T 时间

硬件笔试题 模拟电路 1、基尔霍夫定理的内容是什么? 基尔霍夫定律包括电流定律和电压定律 电流定律:在集总电路中,任何时刻,对任一节点,所有流出节点 6

到达芯片,这个 T 就是建立时间-Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟 上升沿,数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后, 数据稳定不变的 时间。如果 hold time 不够,数据同样不能被打入触发器。

建立时间(Setup Time)和保持时间(Hold time) 。建立时间是指 在时钟边沿前,数据信号需要保持不变的时间。保持时间是指时钟 跳变边沿后数据信号需要保持不变的时间。 如果数据信号在时钟沿 触发前后持续的时间均超过建立和保持时间, 那么超过量就分别被 称为建立时间裕量和保持时间裕量。

8、单片机上电后没有运转,首先要检查什么? 首先应该确认电源电压是否正常。 用电压表测量接地引脚跟电源引 脚之间的电压,看是否是电源电压,例如常用的 5V。 接下来就是检查复位引脚电压是否正常。 分别测量按下复位按钮和 放开复位按钮的电压值,看是否正确。 然后再检查晶振是否起振了,一般用示波器来看晶振引脚的波形, 注意应该使用示波器探头的“X10”档。另一个办法是测量复位状态 下的 IO 口电平,按住复位键不放,然后测量 IO 口(没接外部上 拉的 P0 口除外)的电压,看是否是高电平,如果不是高电平,则 多半是因为晶振没有起振。 另外还要注意的地方是,如果使用片内 ROM 的话(大部分情况下 如此,现在已经很少有用外部扩 ROM 的了) ,一定要将 EA 引脚拉 高,否则会出现程序乱跑的情况。有时用仿真器可以,而烧入片子 不行,往往是因为 EA 引脚没拉高的缘故(当然,晶振没起振也是 原因只一) 。经过上面几点的检查,一般即可排除故障了。如果系 统不稳定的话,有时是因为电源滤波不好导致的。在单片机的电源 引脚跟地引脚之间接上一个 0.1uF 的电容会有所改善。如果电源 没有滤波电容的话,则需要再接一个更大滤波电容,例如 220uF 的。遇到系统不稳定时,就可以并上电容试试(越靠近芯片越好) 。 数字电路 1、同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?(汉王笔试) 同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没 有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。 同步电路利用时钟脉 冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子 系统是使用特殊的“开始”和“完成”信号使之同步。 由于异步电 路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最 差效能、模块性、可组合和可复用性--因此近年来对异步电路研究 增加快速,论文发表数以倍增,而 Intel Pentium 4 处理器设计, 也开始采用异步电路设计。 异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或 RAM的读写控制信号脉冲, 其逻辑输出与任何时钟信号都没有关 系,译码输出产生的毛刺通常是可以监控的。同步电路是由时序电 路(寄存器和各种触发器)和组合逻辑电路构成的电路, 其所有操作 都是在严格的时钟控制下完成的。 这些时序电路共享同一个时钟C LK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 3、 什么是"线与"逻辑, 要实现它, 在硬件特性上有什么具体要求? (汉王笔试) 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用 oc 门来实现(漏极或者集电极开路),由于不用 oc 门可能使灌电 流过大,而烧坏逻辑门,同时在输出端口应加一个上拉电阻。(线 或则是下拉电阻)

4、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试) 在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致 到达该门的时间不一致叫竞争。 产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒 险现象。 解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。

5、名词:SRAM、SSRAM、SDRAM SRAM:静态 RAM DRAM:动态 RAM SSRAM:Synchronous Static Random Access Memory 同步 静态随机访问存储器。它的一种类型的 SRAM。SSRAM 的所有访 问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号 均于时钟信号相关。这一点与异步 SRAM 不同,异步 SRAM 的访 问独立于时钟,数据输入和输出都由地址的变化控制。 SDRAM:Synchronous DRAM 同步动态随机存储器 6、FPGA 和 ASIC 的概念,他们的区别。 (未知) 答案:FPGA 是可编程 ASIC。 ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户 设计和制造的。根据一个用户的特定要求,能以低研制成本,短、 交货周期供货的全定制,半定制集成电路。与 门阵列等其它 ASIC(Application Specific IC)相比,它们又具有设计开发周期 短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳 定以及可实时在线检验等优点。 7、什么叫做 OTP 片、掩膜片,两者的区别何在? OTP means one time program,一次性编程 MTP means multi time program,多次性编程 OTP(One Time Program)是 MCU 的一种存储器类型 MCU 按其存储器类型可分为 MASK(掩模)ROM、OTP(一次性可 编程)ROM、FLASHROM 等类型。 MASKROM 的 MCU 价格便宜,但程序在出厂时已经固化,适合 程序固定不变的应用场合; FALSHROM 的 MCU 程序可以反复擦写,灵活性很强,但价格较 高,适合对价格不敏感的应用场合或做开发用途; OTP ROM 的 MCU 价格介于前两者之间,同时又拥有一次性可编 程能力,适合既要求一定灵活性,又要求低成本的应用场合,尤其 是功能不断翻新、需要迅速量产的电子产品。

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4、什么是 Setup 和 Holdup 时间?(汉王笔试) 5、setup 和 holdup 时间,区别.(南山之桥) 6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变 化。(未知) 7、解释 setup 和 hold time violation,画图说明,并说明解决 办法。(威盛 VIA 2003.11.06 上海笔试试题) Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间 要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定 不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T 时间 到达芯片, 这个 T 就是建立时间-Setup time.如不满足 setup time, 这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升 沿,数据才能被打入触发器。保持时间是指触发器的时钟信号上升 沿到来以后,数据稳定不变的时间。如果 hold time 不够,数据同 样不能被打入触发器。 建立时间(Setup Time)和保持时间(Hold time)。建立时间是指 在时钟边沿前,数据信号需要保持不变的时间。保持时间是指时钟 跳变边沿后数据信号需要保持不变的时间。 如果不满足建立和保持 时间的话,那么 DFF 将不能正确地采样到数据,将会出现 metastability 的情况。如果数据信号在时钟沿触发前后持续的时 间均超过建立和保持时间, 那么超过量就分别被称为建立时间裕量 和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒 险怎样消除。(仕兰微电子) 9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试) 在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致 到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有 相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔 式的消去项,二是在芯片外部加电容。 10、 你知道那些常用逻辑电平?TTL 与 COMS 电平可以直接互连吗? (汉王笔试) 常用逻辑电平:12V,5V,3.3V;TTL 和 CMOS 不可以直接互连,由 于 TTL 是在 0.3-3.6V 之间,而 CMOS 则是有在 12V 的有在 5V 的。 CMOS 输出接到 TTL 是可以直接互连。TTL 接到 CMOS 需要在输出端 口加一上拉电阻接到 5V 或者 12V。 cmos 的高低电平分别 为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VD 为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.用 cmos 可直接 驱动 ttl;加上拉后,ttl 可驱动 cmos. 11、如何解决亚稳态。(飞利浦-大唐笔试) 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状 态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平, 也无法预测何时输出才能稳定在某个正确的电平上。 在这个稳定期 间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这 种无用的输出电平可以沿信号通道上的各个触发器级联式传播下 8

去。 解决方法: 1 降低系统时钟 2 用反应更快的 FF 3 引入同步机制,防止亚稳态传播 4 改善时钟质量,用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大。 12、IC 设计中同步复位与异步复位的区别。(南山之桥) 同步复位在时钟沿采复位信号, 完成复位动作。 异步复位不管时钟, 只要复位信号满足条件,就完成复位动作。 异步复位对复位信号 要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现 亚稳态。 13、MOORE 与 MEELEY 状态机的特征。(南山之桥) Moo re 状态机的输出仅与当前状态值有关, 且只在时钟边沿 到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值 有关, 而且与当前输入值有关, 这 14、多时域设计中,如何处理信号跨时域。(南山之桥) 不同的时钟域之间信号通信时需要进行同步处理, 这样可以防止新 时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响, 其中对 于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对 多位信号可以用 FIFO,双口 RAM,握手信号等。 跨时域的信号要经过同步器同步,防止亚稳态传播。例如:时钟域 1 中的一个信号,要送到时钟域 2,那么在这个信号送到时钟域 2 之前,要先经过时钟域 2 的同步器同步后,才能进入时钟域 2。这 个同步器就是两级 d 触发器,其时钟为时钟域 2 的时钟。这样做是 怕时钟域 1 中的这个信号, 可能不满足时钟域 2 中触发器的建立保 持时间,而产生亚稳态,因为它们之间没有必然关系,是异步的。 这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性。 所以通常只同步很少位数的信号。比如控制信号,或地址。当同步 的是地址时, 一般该地址应采用格雷码, 因为格雷码每次只变一位, 相当于每次只有一个同步器在起作用,这样可以降低出错概率,象 异步 FIFO 的设计中, 比较读写地址的大小时, 就是用这种方法。 如 果两个时钟域之间传送大量的数据, 可以用异步 FIFO 来解决问题。 15、给了 reg 的 setup,hold 时间,求中间组合逻辑的 delay 范围。 (飞利浦-大唐笔试) Delay < period - setup – hold 16、时钟周期为 T,触发器 D1 的寄存器到输出时间最大为 T1max, 最小为 T1min。 组合逻辑电路最大延迟为 T2max,最小为 T2min。 问, 触发器 D2 的建立时间 T3 和保持时间应满足什么条件。(华为) T3setup>T+T2max,T3hold>T1min+T2min 17、给出某个一般时序电路的图,有 Tsetup,Tdelay,Tck->q,还有 clock 的 delay,写出决定最大时钟的因素,同时给出表达式。(威 盛 VIA 2003.11.06 上海笔试试题)

T+Tclkdealy>Tsetup+Tco+Tdelay; Thold>Tclkdelay+Tco+Tdelay; 18、说说静态、动态时序模拟的优缺点。 (威盛 VIA 2003.11.06 上 海笔试试题) 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有 时序路径,计算信号在这些路径上的传播延时,检查信号的建立和 保持时间是否满足时序要求, 通过对最大路径延时和最小路径延时 的分析,找出违背时序约束的错误。它不需要输入向量就能穷尽所 有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计 进行全面的时序功能检查, 而且还可利用时序分析的结果来优化设 计, 因此静态时序分析已经越来越多地被用到数字集成电路设计的 验证中。 动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量, 覆盖门级网表中的每一条路径。因此在动态时序分析中,无法暴露 一些路径上可能存在的时序问题; 19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。(威盛 VIA2003.11.06 上海笔试试题) 关键:将第二级信号放到最后输出一级输出,同时注意修改片选信 号,保证其优先级未被修改。 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是 什么,还问给出输入,使得输出依赖于关键路径。(未知) 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触 发器有几种(区别,优点),全加器等等。(未知) 22、卡诺图写出逻辑表达使。(威盛 VIA 2003.11.06 上海笔试试 题) 23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威 盛) 卡诺图化简:一般是四输入,记住 00 01 11 10 顺序, 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试题 circuit design-beijing-03.11.09) 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比 大?(仕兰微电子) 和载流子有关,P 管是空穴导电,N 管电子导电,电子的迁移率大 于空穴,同样的电场下,N 管的电流大于 P 管,因此要增大 P 管的 宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高 9

低电平的噪声容限一样、充电放电的时间相等 27、用 mos 管搭出一个二输入与非门。(扬智电子笔试) 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。 (威盛笔试题 circuit design-beijing-03.11.09) 29、画出 NOT,NAND,NOR 的符号,真值表,还有 transistor level 的电路。(Infineon 笔试) 30、画出 CMOS 的图,画出 tow-to-one mux gate。(威盛 VIA 2003.11.06 上海笔试试题) 31、 用一个二选一 mux 和一个 inv 实现异或。 (飞利浦-大唐笔试) input a,b; output c; assign c=a?(~b):(b); 32、画出 Y=A*B+C 的 cmos 电路图。(科广试题) 33、用逻辑们和 cmos 电路实现 ab+cd。(飞利浦-大唐笔试) 34、画出 CMOS 电路的晶体管级电路图,实现 Y=A*B+C(D+E)。(仕 兰微电子) 以上均为画 COMS 电路图,实现一给定的逻辑表达式,。 35、利用 4 选 1 实现 F(x,y,z)=xz+yz'。(未知) x,y 作为 4 选 1 的数据选择输入,四个数据输入端分别是 z 或 者 z 的反相,0,1 36、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门 实现 (实际上就是化 (C*D)))=AB+CD 37、给出一个简单的由多个 NOT,NAND,NOR 组成的原理图,根据输 入波形画出各点波形。(Infineon 笔试) 思路:得出逻辑表达式,然后根据输入计算输出 38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑 中的一种, 并说明为什么?1) INV NOR 6)XOR 答案:NAND(未知) 2) AND 3) OR 4) NAND 5) 化成最小项之和的形式后根据~(~(A*B)*(~

39、用与非门等设计全加法器。(华为) 40、给出两个门电路让你分析异同。(华为) 41、用简单电路实现,当 A 为输入时,输出 B 波形为…(仕兰微电 子) 写逻辑表达式,然后化简 42、A,B,C,D,E 进行投票,多数服从少数,输出是 F(也就是如果 A,B,C,D,E 中 1 的个数比 0 多,那么 F 输出为 1,否则 F 为 0),用与非门实现,输入数目没 有限制。(未知) 写逻辑表达式,然后化简 43、用波形表示 D 触发器的功能。(扬智电子笔试) easy 44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)

45、用逻辑们画出 D 触发器。(威盛 VIA 2003.11.06 上海笔试试 题) 46、画出 DFF 的结构图,用 verilog 实现之。(威盛) 47、画出一种 CMOS 的 D 锁存器的电路图和版图。(未知) 48、D 触发器和 D 锁存器的区别。(新太硬件面试) 49、简述 latch 和 filp-flop 的异同。(未知) 50、LATCH 和 DFF 的概念和区别。(未知) 51、latch 与 register 的区别,为什么现在多用 register.行为级 描述中 latch 如何产生的。(南山之桥) latch 是电平触发,register 是边沿触发,register 在同一时钟 边沿触发下动作,符合同步电路的设计思想,而 latch 则属于异步 电路设计,往往会导致时序分析困难,不适当的应用 latch 则会大 量浪费芯片资源。 52、用 D 触发器做个二分频的电路.又问什么是状态图。(华为) 53、请画出用 D 触发器实现 2 倍分频的逻辑电路?(汉王笔试) 54、怎样用 D 触发器、与或非门组成二分频电路?(东信笔试) 直接 D 触发器 Q 反相输出接到数据输入 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16 分频? 4 56、 filp-flop 和 logic-gate 设计一个 1 位加法器, 用 输入 carryin 和 current-stage,输出 carryout 和 next-stage. 57、用 D 触发器做个 4 进制的计数。(华为) 58、实现 N 位 Johnson Counter,N=5。(南山之桥) 59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数 器,15 进制的呢?(仕兰微电子) 60、数字电路设计当然必问 Verilog/VHDL,如设计计数器。(未 知) 61、BLOCKING NONBLOCKING 赋值的区别。(南山之桥) 非阻塞赋值:块内的赋值语句同时赋值,一般用在时序电路描述中 阻塞赋值:完成该赋值语句后才能做下一句的操作,一般用在组合 逻辑描述中 62、写异步 D 触发器的 verilog module。(扬智电子笔试) module dff8(clk , reset, d, q); input input clk; reset;

module divide2( clk , clk_o, reset); input output wire in; reg out ; always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule 64、可编程逻辑器件在现代电子设计中越来越重要,请问:a) 你 所知道的可编程逻辑器 件有哪些? b) 试用 VHDL 或 VERILOG、ABLE 描述 8 位 D 触发器逻 辑。(汉王笔试) PAL,GAL,PLD,CPLD,FPGA。 module dff8(clk , reset, d, q); input input input[7:0] reg[7:0] q; always @ (posedge clk or posedge reset)//异步复位,高电平 有效 if(reset) q <= 0; else q <= d; endmodule 65、请用 HDL 描述四位的全加法器、5 分频电路。(仕兰微电子) 66、用 VERILOG 或 VHDL 写一段代码,实现 10 进制计数器。 (未知) 67、用 VERILOG 或 VHDL 写一段代码,实现消除一个 glitch。(未 知) 68、一个状态机的题目用 verilog 实现(不过这个状态机画的实在 比较差,很容易误解 的)。(威盛 VIA 2003.11.06 上海笔试试题) 69、描述一个交通信号灯的设计。(仕兰微电子) 70、画状态机,接受 1,2,5 分钱的卖报机,每份报纸 5 分钱。 (扬 智电子笔试) 71、设计一个自动售货机系统,卖 soda 水的,只能投进三种硬币, 要正确的找回钱 数。 (1)画出 fsm(有限状态机);(2)用 verilog 编 程,语法要符合 fpga 设计的要求。(未知) 72、设计一个自动饮料售卖机,饮料 10 分钱,硬币有 5 分和 10 分 10 clk; reset; d; clk , reset; clk_o;

output[7:0] q;

input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 63、用 D 触发器实现 2 倍分频的 Verilog 描述? (汉王笔试)

两种,并考虑找零: (1)画出 fsm(有限状态机); (2)用 verilog 编程,语法要符合 fpga 设计的要求;(3)设计工程中可使用的工 具及设计大致过程。(未知) 73、画出可以检测 10010 串的状态图,并 verilog 实现之。(威盛) 74、用 FSM 实现 101101 的序列检测模块。(南山之桥) a 为输入端,b 为输出端,如果 a 连续输入为 1101 则 b 输出为 1, 否则为 0。 例如 a: 0001100110110100100110 b: 0000000000100100000000 请画出 state machine;请用 RTL 描述其 state machine。(未 知) 75、用 verilog/vddl 检测 stream 中的特定字符串(分状态用状态 机写)。(飞利浦-大唐笔试) 76、 verilog/vhdl 写一个 fifo 控制器(包括空, 半满信号)。 用 满, (飞利浦-大唐笔试) reg[N-1:0] memory[0:M-1]; 定义 FIFO 为 N 位字长容量 M 八个 always 模块实现,两个用于读写 FIFO,两个用于产生头地址 head 和尾地址 tail,一个产生 counter 计数,剩下三个根据 counter 的值产生空,满,半满信号产生空,满,半满信号 77、现有一用户需要一种集成电路产品,要求该产品能够实现如下 功能:y=lnx,其中,x 为 4 位二进制整数输入信号。y 为二进制小 数输出,要求保留两位小数。电源电压为 3~5v 假设公司接到该项 目后, 交由你来负责该产品的设计, 试讨论该产品的设计全程。 (仕 兰微电子) 78、sram,flash memory,及 dram 的区别?(新太硬件面试) sram:静态随机存储器,存取速度快,但容量小,掉电后数据会丢 失,不像 DRAM 需要不停的 REFRESH,制造成本较高,通常用来作 为快取(CACHE) 记忆体使用 flash:闪存,存取速度慢,容量大,掉电后数据不会丢失 dram:动态随机存储器,必须不断的重新的加强(REFRESHED) 电位 差量, 否则电位差将降低至无法有足够的能量表现每一个记忆单位 处于何种状态。价格比 sram 便宜,但访问速度较慢,耗电量较大, 常用作计算机的内存使用。 79、给出单管 DRAM 的原理图(西电版《数字电子技术基础》作者杨 颂华、冯毛官 205 页图 9 -14b),问你有什么办法提高 refresh time,总共有 5 个问题, 记不起来了。(降低温度,增大电容存储容量)(Infineon 笔试) 80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? (威盛笔试题 circuit design-beijing-03.11.09) 81、名词:sram,ssram,sdram 名词 IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus 11

VHDL: VHIC Hardware Description Language SDR: Single Data Rate 压控振荡器的英文缩写(VCO)。 动态随机存储器的英文缩写(DRAM)。 名词解释,比如 PCI、ECC、DDR、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储 器),FIR IIR DFT(离散 傅立叶变换)或者是中文的,比如:a.量化误差 b.直方图 c.白平 衡 PCI:Peripheral Component Interconnect(PCI), DDR:DoubleDataRate ECC:Error Checking and Correcting


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