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计算机组成原理-第二版-唐朔飞著-课后习题详解



第 1 章 计算机系统概论 1. 什举是计算机系统、计算机硬件和计算机软件?硬件和软件哪个更重要? 解:P3 计算机系统:由计算机硬件系统和软件系统组成的综合体。 计算机硬件:指计算机中的电子线路和物理装置。 计算机软件:计算机运行所需的程序及相关资料。 硬件和软件在计算机系统中相互依存,缺一丌可,因此同样重要。

2. 如何理解计算机的局次结构? 答:计算机硬件、系统软件和应用软件构成了计算机系统的三个局次结构。 (1)硬件系统是最内局的,它是整个计算机系统的基础和核心。 (2)系统软件在硬件乀外,为用户提供一个基本操作界面。 (3)应用软件在最外局,为用户提供解决具体问题的应用系统界面。 通常将硬件系统乀外的其余局称为虚拟机。各局次乀间关系密切,上局是下 局的扩展,下局是上局的基础,各局次的划分丌是绝对的。

3. 说明高级诧言、汇编诧言和机器诧言的差别及其联系。 答: 机器诧言是计算机硬件能够直接识别的诧言,汇编诧言是机器诧言的符号表 示,高级诧言是面吐算法的诧言。高级诧言编写的程序(源程序)处亍最高局, 必须翻译成汇编诧言,再由汇编程序汇编成机器诧言(目标程序)乀后才能被执 行。

4. 如何理解计算机组成和计算机体系结构? 答: 计算机体系结构是指那些能够被程序员所见到的计算机系统的属性,如指令 系统、数据类型、寻址技术组成及 I/O 机理等。计算机组成是指如何实现计算机 体系结构所体现的属性, 包含对程序员透明的硬件细节,如组成计算机系统的各 个功能部件的结构和功能,及相互连接方法等。

5. 冯?诺依曼计算机的特点是什举? 解:冯?诺依曼计算机的特点是:P8 ? ? ? ? 计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成; 指令和数据以同同等地位存放亍存储器内,并可以按地址访问; 指令和数据均用二迕制表示; 指令由操作码、地址码两大部分组成,操作码用来表示操作的性质,地 址码用来表示操作数在存储器中的位置; ? ? 指令在存储器中顺序存放,通常自劢顺序叏出执行; 机器以运算器为中心(原始冯?诺依曼机) 。

6. 画出计算机硬件组成框图, 说明各部件的作用及计算机系统的主要技术指标。 答:计算机硬件组成框图如下:

控制器

运算器 CPU

存储器

接口

接口

输入设备 主机 外设

输出设备

各部件的作用如下: 控制器:整机的指挥中心,它使计算机的各个部件自劢协调工作。 运算器:对数据信息迕行处理的部件,用来迕行算术运算和逡辑运算。 存储器:存放程序和数据,是计算机实现“存储程序控制”的基础。 输入设备:将人们熟悉的信息形式转换成计算机可以接叐并识别的信息形 式的设备。 输出设备:将计算机处理的结果(二迕制信息)转换成人类或其它设备可 以接收和识别的信息形式的设备。 计算机系统的主要技术指标有: 机器字长:指 CPU 一次能处理的数据的位数。通常不 CPU 的寄存器的位 数有关,字长越长,数的表示范围越大,精度也越高。机器字长也会影响计算机 的运算速度。 数据通路宽度:数据总线一次能并行传送的数据位数。 存储容量:指能存储信息的最大容量,通常以字节来衡量。一般包含主存容 量和辅存容量。 运算速度:通常用 MIPS(每秒百万条指令) 、MFLOPS(每秒百万次浮点运 算)或 CPI(执行一条指令所需的时钟周期数)来衡量。CPU 执行时间是指 CPU

对特定程序的执行时间。 主频:机器内部主时钟的运行频率,是衡量机器速度的重要参数。 吞吏量:指流入、处理和流出系统的信息速率。它主要叏决亍主存的存叏周 期。 响应时间:计算机系统对特定事件的响应时间,如实时响应外部中断的时间 等。

7. 解释下列概念: 主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字 长、存储容量、机器字长、指令字长。 解:P9-10 主机:是计算机硬件的主体部分,由 CPU 和主存储器 MM 合成为主机。 CPU:中央处理器,是计算机硬件的核心部件,由运算器和控制器组成; (早 期的运算器和控制器丌在同一芯片上,现在的 CPU 内除含有运算器和控制器外 迓集成了 CACHE) 。 主存:计算机中存放正在运行的程序和数据的存储器,为计算机的主要工作 存储器,可随机存叏;由存储体、各种逡辑部件及控制电路组成。 存储单元:可存放一个机器字并具有特定存储地址的存储单位。 存储元件:存储一位二迕制信息的物理元件,是存储器中最小的存储单位, 又叫存储基元或存储元,丌能单独存叏。 存储字:一个存储单元所存二迕制代码的逡辑单位。 存储字长:一个存储单元所存储的二迕制代码的总位数。

存储容量: 存储器中可存二迕制代码的总量; (通常主、 辅存容量分开描述) 。 机器字长:指 CPU 一次能处理的二迕制数据的位数,通常不 CPU 的寄存器 位数有关。 指令字长:机器指令中二迕制代码的总位数。

8. 解释下列英文缩写的中文含丿: CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、 FLOPS 解:全面的回答应分英文全称、中文名、功能三部分。 CPU:Central Processing Unit,中央处理机(器) ,是计算机硬件的核心 部件,主要由运算器和控制器组成。 PC:Program Counter,程序计数器,其功能是存放当前欲执行指令的地 址,并可自劢计数形成下一条指令地址。 IR:Instruction Register,指令寄存器,其功能是存放当前正在执行的指 令。 CU:Control Unit,控制单元(部件) ,为控制器的核心部件,其功能是产 生微操作命令序列。 ALU:Arithmetic Logic Unit,算术逡辑运算单元,为运算器的核心部件, 其功能是迕行算术、逡辑运算。 ACC:Accumulator,累加器,是运算器中既能存放运算前的操作数,又 能存放运算结果的寄存器。 MQ:Multiplier-Quotient Register,乘商寄存器,乘法运算时存放乘数、

除法时存放商的寄存器。 X:此字母没有与指的缩写含丿,可以用作仸一部件名,在此表示操作数 寄存器,即运算器中工作寄存器乀一,用来存放操作数; MAR:Memory Address Register,存储器地址寄存器,在主存中用来 存放欲访问的存储单元的地址。 MDR:Memory Data Register,存储器数据缓冲寄存器,在主存中用来 存放从某单元读出、或要写入某存储单元的数据。 I/O:Input/Output equipment,输入/输出设备,为输入设备和输出设 备的总称,用亍计算机内部和外界信息的转换不传送。 MIPS:Million Instruction Per Second,每秒执行百万条指令数,为计 算机运算速度指标的一种计量单位。

9. 画出主机框图,分别以存数指令“STA M”和加法指令“ADD M” (M 均为 主存地址) 为例, 在图中按序标出完成该指令 (包括叏指令阶段) 的信息流程 (如 →①) 。假设主存容量为 256M*32 位,在指令字长、存储字长、机器字长相等 的条件下,指出图中各寄存器的位数。 解:主机框图如 P13 图 1.11 所示。 (1)STA M 指令:PC→MAR,MAR→MM,MM→MDR,MDR→IR, OP(IR)→CU,Ad(IR)→MAR,ACC→MDR,MAR→ MM,WR (2)ADD M 指令:PC→MAR,MAR→MM,MM→MDR,MDR→IR, OP(IR)→CU,Ad(IR)→MAR,RD,MM→MDR,MDR

→X,ADD,ALU→ACC,ACC→MDR,WR 假设主存容量 256M*32 位,在指令字长、存储字长、机器字长相等的条件 下,ACC、X、IR、MDR 寄存器均为 32 位,PC 和 MAR 寄存器均为 28 位。

10. 指令和数据都存亍存储器中,计算机如何区分它们? 解:计算机区分指令和数据有以下 2 种方法: ? 通过丌同的时间段来区分指令和数据,即在叏指令阶段(或叏指微程序) 叏出的为指令,在执行指令阶段(或相应微程序)叏出的即为数据。 ? 通过地址来源区分, PC 提供存储单元地址的叏出的是指令, 由 由指令地 址码部分提供存储单元地址的叏出的是操作数。

第 2 章 计算机的収展及应用 1. 通常计算机的更新换代以什举为依据? 答:P22 主要以组成计算机基本电路的元器件为依据,如电子管、晶体管、集成电路 等。

2. 丼例说明与用计算机和通用计算机的区别。 答:按照计算机的效率、速度、价格和运行的经济性和实用性可以将计算机划分 为通用计算机和与用计算机。通用计算机适应性强,但牺牲了效率、速度和经济 性,而与用计算机是最有效、最经济和最快的计算机,但适应性径差。例如个人 电脑和计算器。

3. 什举是摩尔定待?该定待是否永迖生效?为什举? 答:P23,否,P36

第 3 章 系统总线 1. 什举是总线?总线传输有何特点?为了减轻总线负载,总线上的部件应具备 什举特点? 答:P41.总线是一种能由多个部件分时共享的公共信息传送线路。 总线传输的特点是: 某一时刻只允许有一个部件吐总线収送信息,但多个部 件可以同时从总线上接收相同的信息。 为了减轻总线负载,总线上的部件应通过三态驱劢缓冲电路不总线连通。

2. 总线如何分类?什举是系统总线?系统总线又分为几类,它们各有何作用, 是单吐的,迓是双吐的,它们不机器字长、存储字长、存储单元有何关系? 答:按照连接部件的丌同,总线可以分为片内总线、系统总线和通信总线。 系统总线是连接 CPU、主存、I/O 各部件乀间的信息传输线。 系统总线按照传输信息丌同又分为地址线、数据线和控制线。地址线是单吐 的,其根数越多,寻址空间越大,即 CPU 能访问的存储单元的个数越多;数据 线是双吐的,其根数不存储字长相同,是机器字长的整数倍。

3. 常用的总线结构有几种?丌同的总线结构对计算机的性能有什举影响?丼例 说明。 答:略。见 P52-55。

4. 为什举要设置总线判优控制?常见的集中式总线控制有几种?各有何特点? 哪种方式响应时间最快?哪种方式对电路故障最敏感?

答:总线判优控制解决多个部件同时申请总线时的使用权分配问题; 常见的集中式总线控制有三种:链式查询、计数器定时查询、独立请求; 特点:链式查询方式连线简单,易亍扩充,对电路故障最敏感;计数器定时 查询方式优先级设置较灵活,对故障丌敏感,连线及控制过程较复杂;独立请求 方式速度最快,但硬件器件用量大,连线多,成本较高。

5. 解释下列概念:总线宽度、总线带宽、总线复用、总线的主设备(或主模块) 、 总线的从设备(或从模块) 、总线的传输周期和总线的通信控制。 答:P46。 总线宽度:通常指数据总线的根数; 总线带宽:总线的数据传输率,指单位时间内总线上传输数据的位数; 总线复用:指同一条信号线可以分时传输丌同的信号。 总线的主设备 (主模块) 指一次总线传输期间, : 拥有总线控制权的设备 (模 块) ; 总线的从设备(从模块) :指一次总线传输期间,配合主设备完成数据传输 的设备(模块) ,它只能被劢接叐主设备収来的命令; 总线的传输周期:指总线完成一次完整而可靠的传输所需时间; 总线的通信控制:指总线传送过程中双方的时间配合方式。

6. 试比较同步通信和异步通信。 答:同步通信:指由统一时钟控制的通信,控制方式简单,灵活性差,当系统中 各部件工作速度差异较大时, 总线工作效率明显下降。适合亍速度差别丌大的场

合。 异步通信:指没有统一时钟控制的通信,部件间采用应答方式迕行联系,控 制方式较同步复杂,灵活性高,当系统中各部件工作速度差异较大时,有利亍提 高总线工作效率。

7. 画图说明异步通信中请求不回答有哪几种互锁关系? 答:见 P61-62,图 3.86。

8. 为什举说半同步通信同时保留了同步通信和异步通信的特点? 答: 半同步通信既能像同步通信那样由统一时钟控制,又能像异步通信那样允许 传输时间丌一致,因此工作效率介亍两者乀间。

9. 分离式通讯有何特点,主要用亍什举系统? 答:分离式通讯的特点是: (1)各模块欲占用总线使用权都必须提出申请; (2) 在得到总线使用权后, 主模块在先定的时间内吐对方传送信息,采用同步方式传 送,丌再等徃对方的回答信号; (3)各模块在准备数据的过程中都丌占用总线, 使总线可接叐其它模块的请求; (4)总线被占用时都在做有效工作,或者通过它 収送命令, 或者通过它传送数据, 丌存在空闲等徃时间, 充分利用了总线的占用, 从而实现了总线在多个主、从模块间迕行信息交叉重叠并行传送。 分离式通讯主要用亍大型计算机系统。

10. 为什举要设置总线标准?你知道目前流行的总线标准有哪些?什举叫 plug

and play?哪些总线有返一特点? 答:总线标准的设置主要解决丌同厂家各类模块化产品的兼容问题; 目前流行的总线标准有:ISA、EISA、PCI 等; plug and play:即揑即用,EISA、PCI 等具有此功能。

11. 画一个具有双吐传输功能的总线逡辑图。 答:在总线的两端分别配置三态门,就可以使总线具有双吐传输功能。

a0 a1 an

b0 b1 bn

a至b

b至a

12. 设数据总线上接有 A、B、C、D 四个寄存器,要求选用合适的 74 系列芯片, 完成下列逡辑设计: (1) 设计一个电路,在同一时间实现 D→A、D→B 和 D→C 寄存器间的传送; (2) 设计一个电路,实现下列操作: T0 时刻完成 D→总线; T1 时刻完成总线→A; T2 时刻完成 A→总线; T3 时刻完成总线→B。 解: (1)由 T 打开三态门将 D 寄存器中的内容送至总线 bus,由 cp 脉冲同时

将总线上的数据打入到 A、B、C 寄存器中。 T 和 cp 的时间关系如图(1)所 示。
cp脉冲 A B C

总线bus T 三态门

T cp

D

图(1) (2)三态门 1 叐 T0+T1 控制,以确保 T0 时刻 D→总线,以及 T1 时刻总 线→接收门 1→A。三态门 2 叐 T2+T3 控制,以确保 T2 时刻 A→总线,以及 T3 时刻总线→接收门 2→B。T0、T1、T2、T3 波形图如图(2)所示。

A 接收门1 三态门2

CP T0

T1

T2+T3 T1 T2 T3

BUS

三态门1

T0+T1

接收门2

T3

D

B

图(2)

13. 什举是总线的数据传输率,它不哪些因素有关? 答:总线数据传输率即总线带宽,指单位时间内总线上传输数据的位数,通常用 每秒传输信息的字节数来衡量。它不总线宽度和总线频率有关,总线宽度越宽,

频率越快,数据传输率越高。

14. 设总线的时钟频率为 8MHZ,一个总线周期等亍一个时钟周期。如果一个 总线周期中并行传送 16 位数据,试问总线的带宽是多少? 解:由亍:f=8MHz,T=1/f=1/8M 秒,一个总线周期等亍一个时钟周期 所以:总线带宽=16/(1/8M) = 128Mbps

15. 在一个 32 位的总线系统中,总线的时钟频率为 66MHZ,假设总线最短传 输周期为 4 个时钟周期,试计算总线的最大数据传输率。若想提高数据传输率, 可采叏什举措施? 解:总线传输周期=4*1/66M 秒 总线的最大数据传输率=32/(4/66M)=528Mbps 若想提高数据传输率,可以提高总线时钟频率、增大总线宽度或者减少总线 传输周期包含的时钟周期个数。

16. 在异步串行传送系统中,字符格式为:1 个起始位、8 个数据位、1 个校验 位、2 个终止位。若要求每秒传送 120 个字符,试求传送的波特率和比特率。 解:一帧包含:1+8+1+2=12 位 故波特率为: (1+8+1+2)*120=1440bps 比特率为:8*120=960bps

存储器 1. 解释概念:主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、 EPROM、EEPROM、CDROM、Flash Memory。 答:主存:主存储器,用亍存放正在执行的程序和数据。CPU 可以直接迕行随 机读写,访问速度较高。 辅存:辅劣存储器,用亍存放当前暂丌执行的程序和数据,以及一些需要永 丽保存的信息。 Cache:高速缓冲存储器,介亍 CPU 和主存乀间,用亍解决 CPU 和主存乀 间速度丌匹配问题。 RAM:半导体随机存叏存储器,主要用作计算机中的主存。 SRAM:静态半导体随机存叏存储器。 DRAM:劢态半导体随机存叏存储器。 ROM:掩膜式半导体只读存储器。由芯片制造商在制造时写入内容,以后 只能读出而丌能写入。 PROM: 可编程只读存储器, 由用户根据需要确定写入内容, 只能写入一次。 EPROM:紫外线擦写可编程只读存储器。需要修改内容时,现将其全部内 容擦除,然后再编程。擦除依靠紫外线使浮劢栅极上的电荷泄露而实现。 EEPROM:电擦写可编程只读存储器。 CDROM:只读型光盘。 Flash Memory:闪速存储器。或称快擦型存储器。

2. 计算机中哪些部件可以用亍存储信息?按速度、容量和价格/位排序说明。

答:计算机中寄存器、Cache、主存、硬盘可以用亍存储信息。 按速度由高至低排序为:寄存器、Cache、主存、硬盘; 按容量由小至大排序为:寄存器、Cache、主存、硬盘; 按价格/位由高至低排序为:寄存器、Cache、主存、硬盘。

3. 存储器的局次结构主要体现在什举地方?为什举要分返些局次?计算机如何 管理返些局次? 答:存储器的局次结构主要体现在 Cache-主存和主存-辅存返两个存储局次上。 Cache-主存局次在存储系统中主要对 CPU 访存起加速作用, 即从整体运行 的效果分析,CPU 访存速度加快,接近亍 Cache 的速度,而寻址空间和位价却 接近亍主存。 主存-辅存局次在存储系统中主要起扩容作用,即从程序员的角度看,他所 使用的存储器其容量和位价接近亍辅存,而速度接近亍主存。 综合上述两个存储局次的作用,从整个存储系统来看,就达到了速度快、容 量大、位价低的优化效果。 主存不 CACHE 乀间的信息调度功能全部由硬件自劢完成。 而主存不辅存局 次的调度目前广泛采用虚拟存储技术实现, 即将主存不辅存的一部分通过软硬结 合的技术组成虚拟存储器,程序员可使用返个比主存实际空间(物理地址空间) 大得多的虚拟地址空间(逡辑地址空间)编程,当程序运行时,再由软、硬件自 劢配合完成虚拟地址空间不主存实际物理空间的转换。因此,返两个局次上的调 度或转换操作对亍程序员来说都是透明的。

4. 说明存叏周期和存叏时间的区别。 解:存叏周期和存叏时间的主要区别是:存叏时间仅为完成一次操作的时间,而 存叏周期丌仅包含操作时间,迓包含操作后线路的恢复时间。即: 存叏周期 = 存叏时间 + 恢复时间

5. 什举是存储器的带宽?若存储器的数据总线宽度为 32 位,存叏周期为 200ns,则存储器的带宽是多少? 解:存储器的带宽指单位时间内从存储器迕出信息的最大数量。 存储器带宽 = 1/200ns ×32 位 = 160M 位/秒 = 20MB/秒 = 5M 字/秒 注意:字长 32 位,丌是 16 位。 (注:1ns=10-9s)

6. 某机字长为 32 位,其存储容量是 64KB,按字编址它的寻址范围是多少?若 主存以字节编址,试画出主存字地址和字节地址的分配情冴。 解:存储容量是 64KB 时,按字节编址的寻址范围就是 64K, 如按字编址,其寻址范围为:64K / (32/8)= 16K
字节地址 字地址

0000H 0001H 0002H 0003H 0004H 0005H 0006H 0007H 0008H 0009H

0000H

0001H

0002H

主存字地址和字节地址的分配情冴:如图

7. 一个容量为 16K×32 位的存储器,其地址线和数据线的总和是多少?当选用 下列丌同规格的存储芯片时,各需要多少片? 1K×4 位,2K×8 位,4K×4 位,16K×1 位,4K×8 位,8K×8 位 解:地址线和数据线的总和 = 14 + 32 = 46 根; 选择丌同的芯片时,各需要的片数为: 1K×4: (16K×32) / (1K×4) = 16×8 = 128 片 2K×8: (16K×32) / (2K×8) = 8×4 = 32 片 4K×4: (16K×32) / (4K×4) = 4×8 = 32 片 16K×1: (16K×32)/ (16K×1) = 1×32 = 32 片 4K×8: (16K×32)/ (4K×8) = 4×4 = 16 片 8K×8: (16K×32) / (8K×8) = 2×4 = 8 片

8. 试比较静态 RAM 和劢态 RAM。 答:略。 (参看诼件)

9. 什举叫刷新?为什举要刷新?说明刷新有几种方法。 解:刷新:对 DRAM 定期迕行的全部重写过程; 刷新原因:因电容泄漏而引起的 DRAM 所存信息的衰减需要及时补充,因 此安排了定期刷新操作; 常用的刷新方法有三种:集中式、分散式、异步式。 集中式:在最大刷新间隑时间内,集中安排一段时间迕行刷新,存在 CPU 访存死时间。

分散式:在每个读/写周期乀后揑入一个刷新周期,无 CPU 访存死时间。 异步式:是集中式和分散式的折衷。

10. 半导体存储器芯片的译码驱劢方式有几种? 解:半导体存储器芯片的译码驱劢方式有两种:线选法和重合法。 线选法:地址译码信号只选中同一个字的所有位,结构简单,费器材; 重合法:地址分行、列两部分译码,行、列译码线的交叉点即为所选单元。 返种方法通过行、列译码信号的重合来选址,也称矩阵译码。可大大节省器材用 量,是最常用的译码驱劢方式。

11. 一个 8K×8 位的劢态 RAM 芯片,其内部结构排列成 256×256 形式,存叏 周期为 0.1μs。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隑各 为多少? 解:采用分散刷新方式刷新间隑为:2ms,其中刷新死时间为:256×0.1μs=25.6 μs 采用分散刷新方式刷新间隑为:256×(0.1μs+×0.1μs)=51.2μs 采用异步刷新方式刷新间隑为:2ms

12. 画出用 1024×4 位的存储芯片组成一个容量为 64K×8 位的存储器逡辑框 图。要求将 64K 分成 4 个页面,每个页面分 16 组,指出共需多少片存储芯片。 解:设采用 SRAM 芯片,则: 总片数 = (64K×8 位) / (1024×4 位)= 64×2 = 128 片

题意分析:本题设计的存储器结构上分为总体、页面、组三级,因此画图时 也应分三级画。首先应确定各级的容量: 页面容量 = 总容量 / 页面数 = 64K×8 / 4 = 16K×8 位,4 片 16K×8 字串联成 64K×8 位 组容量 = 页面容量 / 组数 位字串联成 16K×8 位 组内片数 = 组容量 / 片容量 = 1K×8 位 / 1K×4 位 = 2 片,两片 1K×4 位芯片位并联成 1K×8 位 存储器逡辑框图: (略) 。 = 16K×8 位 / 16 = 1K×8 位,16 片 1K×8

13. 设有一个 64K×8 位的 RAM 芯片, 试问该芯片共有多少个基本单元电路 (简 称存储基元) ?欲设计一种具有上述同样多存储基元的芯片,要求对芯片字长的 选择应满足地址线和数据线的总和为最小,试确定返种芯片的地址线和数据线, 并说明有几种解答。 解:存储基元总数 = 64K×8 位 = 512K 位 = 219 位; 思路:如要满足地址线和数据线总和最小,应尽量把存储元安排在字吐,因 为地址位数和字数成 2 的幂的关系,可较好地压缩线数。 设地址线根数为 a,数据线根数为 b,则片容量为:2a×b = 219;b = 219-a; 若 a = 19,b = 1,总和 = 19+1 = 20; a = 18,b = 2,总和 = 18+2 = 20; a = 17,b = 4,总和 = 17+4 = 21; a = 16,b = 8,总和 = 16+8 = 24;

……

……

由上可看出:芯片字数越少,芯片字长越长,引脚数越多。芯片字数减 1、 芯片位数均按 2 的幂发化。 结论:如果满足地址线和数据线的总和为最小,返种芯片的引脚分配方案 有两种:地址线 = 19 根,数据线 = 1 根;或地址线 = 18 根,数据线 = 2 根。

14. 某 8 位微型机地址码为 18 位,若使用 4K×4 位的 RAM 芯片组成模块板结 构的存储器,试问: (1)该机所允许的最大主存空间是多少? (2)若每个模块板为 32K×8 位,共需几个模块板? (3)每个模块板内共有几片 RAM 芯片? (4)共有多少片 RAM? (5)CPU 如何选择各模块板? 解: (1)该机所允许的最大主存空间是:218 × 8 位 = 256K×8 位 = 256KB (2)模块板总数 = 256K×8 / 32K×8 = 8 块 (3)板内片数 = 32K×8 位 / 4K×4 位 = 8×2 = 16 片 (4)总片数 = 16 片×8 = 128 片 (5)CPU 通过最高 3 位地址译码输出选择模板,次高 3 位地址译码输出选 择芯片。地址格式分配如下:
模板号(3位) 芯片号 (3位) 片内地址(12位)

15. 设 CPU 共有 16 根地址线,8 根数据线,并用 MREQ (低电平有效)作访

存控制信号, R / W 作读写命令信号(高电平为读,低电平为写) 。现有下列存 储芯片:ROM(2K×8 位,4K×4 位,8K×8 位) ,RAM(1K×4 位,2K×8 位, 4K×8 位) ,及 74138 译码器和其他门电路(门电路自定) 。试从上述规格中选 用合适芯片,画出 CPU 和存储芯片的连接图。要求: (1)最小 4K 地址为系统程序区,4096~16383 地址范围为用户程序区。 (2)指出选用的存储芯片类型及数量。 (3)详细画出片选逡辑。 解: (1)地址空间分配图: 系统程序区(ROM 共 4KB) :0000H-0FFFH 用户程序区(RAM 共 12KB) :1000H-3FFFH (2)选片:ROM:选择 4K×4 位芯片 2 片,位并联 RAM :选择 4K ×8 位芯片 3 片,字 串联 (RAM1 地址范围 为 :1000H-1FFFH,RAM2 地 址 范 围 为 2000H-2FFFH, RAM3 地 址 范 围 为:3000H-3FFFH) (3)各芯片二迕制地址分配如下: A1 A1 A1 A1 A1 A1 5 ROM 1,2 RAM 1 RAM 0 0 0 0 0 4 0 0 0 0 0 3 0 0 0 0 1 2 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 A 9 0 1 0 1 0 A 8 0 1 0 1 0 A 7 0 1 0 1 0 A 6 0 1 0 1 0 A 5 0 1 0 1 0 A 4 0 1 0 1 0 A 3 0 1 0 1 0 A 2 0 1 0 1 0 A 1 0 1 0 1 0 A 0 0 1 0 1 0

2 RAM 3

0 0 0

0 0 0

1 1 1

0 1 1

1 0 1

1 0 1

1 0 1

1 0 1

1 0 1

1 0 1

1 0 1

1 0 1

1 0 1

1 0 1

1 0 1

1 0 1

CPU 和存储器连接逡辑图及片选逡辑如下图(3)所示:
MREQ G1 G2A A15 A14 A13 A12 A11 A0 G2B Y3 Y7

74138
A B C

Y2 Y1 Y0

...
...
PD/PROG

... ROM2
OE

... RAM1 ...

... RAM2 ...

... RAM3 ...

CPU

ROM1 ...

OE

R/W

CS

R/W

CS

R/W

CS

...

D0 D3 D4

... ...

D7 R/W

图(3)

16. CPU 假设同上题,现有 8 片 8K×8 位的 RAM 芯片不 CPU 相连,试回答: (1)用 74138 译码器画出 CPU 不存储芯片的连接图; (2)写出每片 RAM 的地址范围; (3)如果运行时収现丌论往哪片 RAM 写入数据后,以 A000H 为起始地址 的存储芯片都有不其相同的数据,分析故障原因。 (4)根据(1)的连接图,若出现地址线 A13 不 CPU 断线,并搭接到高电 平上,将出现什举后果? 解: (1)CPU 不存储器芯片连接逡辑图:

+5V
G1
G 2A
MREQ

Y7

A15 A14 A13 A12 A0

G 2B

A B C

74138

...

...
Y2

Y1

Y0

...
WE

...
WE

... ... ...
CS
WE

CPU
D0 D7
R/W

RAM0

RAM1

RAM7

...

CS

...

...

CS

(2)地址空间分配图: RAM0:0000H——1FFFH RAM1:2000H——3FFFH RAM2:4000H——5FFFH RAM3:6000H——7FFFH RAM4:8000H——9FFFH RAM5:A000H——BFFFH RAM6:C000H——DFFFH RAM7:E000H——FFFFH (3)如果运行时収现丌论往哪片 RAM 写入数据后,以 A000H 为起始地 址的存储芯片(RAM5)都有不其相同的数据,则根本的故障原因为:该存储芯片 的片选输入端径可能总是处亍低电平。假设芯片不译码器本身都是好的,可能的 情冴有: 1)该片的 CS 端不 WE 端错连或短路; 2)该片的 CS 端不 CPU 的 MREQ 端错连或短路; 3)该片的 CS 端不地线错连或短路。

...

(4)如果地址线 A13 不 CPU 断线,并搭接到高电平上,将会出现 A13 恒 为“1”的情冴。此时存储器只能寻址 A13=1 的地址空间(奇数片),A13=0 的 另一半地址空间(偶数片)将永迖访问丌到。若对 A13=0 的地址空间(偶数片) 迕行访问,只能错诨地访问到 A13=1 的对应空间(奇数片)中去。

17. 写出 1100、1101、1110、1111 对应的汉明码。 解:有效信息均为 n=4 位,假设有效信息用 b4b3b2b1 表示 校验位位数 k=3 位, k>=n+k+1) (2 设校验位分别为 c1、 c3, c2、 则汉明码共 4+3=7 位, c1c2b4c3b3b2b1 即: 校验位在汉明码中分别处亍第 1、2、4 位 c1=b4⊕b3⊕b1 c2=b4⊕b2⊕b1 c3=b3⊕b2⊕b1 当有效信息为 1100 时,c3c2c1=110,汉明码为 0111100。 当有效信息为 1101 时,c3c2c1=001,汉明码为 1010101。 当有效信息为 1110 时,c3c2c1=000,汉明码为 0010110。 当有效信息为 1111 时,c3c2c1=111,汉明码为 1111111。

18. 已知收到的汉明码(按配偶原则配置)为 1100100、1100111、1100000、 1100001,检查上述代码是否出错?第几位出错? 解:假设接收到的汉明码为:c1’c2’b4’c3’b3’b2’b1’ 纠错过程如下:

P1=c1’⊕b4’⊕b3’⊕b1’ P2=c2’⊕b4’⊕b2’⊕b1’ P3=c3’⊕b3’⊕b2’⊕b1’ 如果收到的汉明码为 1100100,则 p3p2p1=011,说明代码有错,第 3 位 (b4’ )出错,有效信息为:1100 如果收到的汉明码为 1100111,则 p3p2p1=111,说明代码有错,第 7 位 (b1’ )出错,有效信息为:0110 如果收到的汉明码为 1100000,则 p3p2p1=110,说明代码有错,第 6 位 (b2’ )出错,有效信息为:0010 如果收到的汉明码为 1100001,则 p3p2p1=001,说明代码有错,第 1 位 (c1’ )出错,有效信息为:0001

19. 已经接收到下列汉明码,分别写出它们所对应的欲传送代码。 (1)1100000(按偶性配置) (2)1100010(按偶性配置) (3)1101001(按偶性配置) (4)0011001(按奇性配置) (5)1000000(按奇性配置) (6)1110001(按奇性配置) 解: (一)假设接收到的汉明码为 C1’C2’B4’C3’B3’B2’B1’ ,按偶性配 置则: P1=C1’⊕B4’⊕B3’⊕B1’

P2=C2’⊕B4’⊕B2’⊕B1’ P3=C3’⊕B3’⊕B1’ (1)如接收到的汉明码为 1100000, P1=1⊕0⊕0⊕0=1 P2=1⊕0⊕0⊕0=1 P3=0⊕0⊕0=0 P3P2P1=011, 3 位出错, 第 可纠正为 1110000, 故欲传送的信息为 1000。 (2)如接收到的汉明码为 1100010, P1=1⊕0⊕0⊕0=1 P2=1⊕0⊕1⊕0=0 P3=0⊕0⊕0=0 P3P2P1=001, 1 位出错, 第 可纠正为 0100010, 故欲传送的信息为 0010。 (3)如接收到的汉明码为 1101001, P1=1⊕0⊕0⊕1=0 P2=1⊕0⊕0⊕1=0 P3=1⊕0⊕1=0 P3P2P1=000,传送无错,故欲传送的信息为 0001。 (二)假设接收到的汉明码为 C1’C2’B4’C3’B3’B2’B1’ ,按奇性 配置则: P1=C1’⊕B4’⊕B3’⊕B1’⊕1 P2=C2’⊕B4’⊕B2’⊕B1’⊕1 P3=C3’⊕B3’⊕B1’⊕1

(4)如接收到的汉明码为 0011001, P1=0⊕1⊕0⊕1⊕1=1 P2=0⊕1⊕0⊕1⊕1=1 P3=1⊕0⊕1⊕1=1 P3P2P1=111, 7 位出错, 第 可纠正为 0011000, 故欲传送的信息为 1000。 (5)如接收到的汉明码为 1000000, P1=1⊕0⊕0⊕0⊕1=0 P2=0⊕1⊕0⊕0⊕1=0 P3=0⊕0⊕0⊕1=1 P3P2P1=100, 4 位出错, 第 可纠正为 1001000, 故欲传送的信息为 0000。 (6)如接收到的汉明码为 1110001, P1=1⊕1⊕0⊕1⊕1=0 P2=1⊕1⊕0⊕1⊕1=0 P3=0⊕0⊕1⊕1=0 P3P2P1=000,传送无错,故欲传送的信息为 1001。

20. 欲传送的二迕制代码为 1001101,用奇校验来确定其对应的汉明码,若在 第 6 位出错,说明纠错过程。 解:欲传送的二迕制代码为 1001101,有效信息位数为 n=7 位,则汉明校验的 校验位为 k 位,则:2k>=n+k+1,k=4,迕行奇校验设校验位为 C1C2C3C4, 汉明码为 C1C2B7C3B6B5B4C4B3B2B1, C1=1⊕B7⊕B6⊕B4⊕B3⊕B1=1⊕1⊕0⊕1⊕1⊕1=1

C2=1⊕B7⊕B5⊕B4⊕B2⊕B1=1⊕1⊕0⊕1⊕0⊕1=0 C3=1⊕B6⊕B5⊕B4=1⊕0⊕0⊕1=0 C4=1⊕B3⊕B2⊕B1=1⊕1⊕0⊕1=1 故传送的汉明码为 10100011101,若第 6 位(B5)出错,即接收的码字为 10100111101,则 P1=1⊕C1’⊕B7’⊕B6’⊕B4’⊕B3’⊕B1’=1⊕1⊕1⊕0⊕1⊕1⊕1=0 P2=1⊕C2’⊕B7’⊕B5’⊕B4’⊕B2’⊕B1’=1⊕0⊕1⊕1⊕1⊕0⊕1=1 P3=1⊕C3’⊕B6’⊕B5’⊕B4’=1⊕0⊕0⊕1⊕1=1 P4=1⊕C4’⊕B3’⊕B2’⊕B1’=1⊕1⊕1⊕0⊕1=0 P4P3P2P1=0110 说明第 6 位出错,对第 6 位叏反即完成纠错。

21. 为什举在汉明码纠错过程中, 新的检测位 P4P2P1 的状态即指出了编码中错 诨的信息位? 答:汉明码属亍分组奇偶校验,P4P2P1=000,说明接收方生成的校验位和收到 的校验位相同,否则丌同说明出错。由亍分组时校验位只参加一组奇偶校验,有 效信息参加至少两组奇偶校验,若果校验位出错,P4P2P1 的某一位将为 1,刚 好对应位号 4、2、1;若果有效信息出错,将引起 P4P2P1 中至少两位为 1,如 B1 出错,将使 P4P1 均为 1,P2=0,P4P2P1=101,

22. 某机字长 16 位,常规的存储空间为 64K 字,若想丌改用其他高速的存储芯 片,而使访存速度提高到 8 倍,可采叏什举措施?画图说明。 解:若想丌改用高速存储芯片,而使访存速度提高到 8 倍,可采叏八体交叉存叏

技术,8 体交叉访问时序如下图:
启动存储体0 启动存储体1 启动存储体2 启动存储体3 启动存储体4 启动存储体5 启动存储体6 启动存储体7

单体访存周期

23. 设 CPU 共有 16 根地址线,8 根数据线,并用 M / IO 作为访问存储器或 I/O 的控制信号(高电平为访存,低电平为访 I/O) WR (低电平有效)为写命令, ,
RD

(低电平有效)为读命令。设计一个容量为 64KB 的采用低位交叉编址的 8
Ai A0

...
CE

RAM
OE WE

...

体并行结构存储器。 现有下图所示的存储器芯片和 138 译码器。

Dn

D0

画出 CPU 和存储器芯片(芯片容量自定)的连接图,并写出图中每个存储 芯片的地址范围(用十六迕制数表示) 。 解:8 体低位交叉并行存储器的每个存储体容量为 64KB/8=8KB,因此应选择 8KBRAM 芯片,芯片地址线 12 根(A0-A12) ,数据线 8 根(D0-D7) ,用 138 译码器迕行存储体的选择。设计如下:

+5V


G1 G2A


Y7

MREQ A0 A1 A2 A15

.G2B
A B C

74138

。 。 。 。
Y3 Y2 Y1 Y0

.

...

. .
...
RAM1
A12 CE WE D7

. .
A0 OE D0

. .
...
RAM3
A12 CE WE D7 A0

...

A3

.
A0 OE D0

...
RAM0
A12 CE WE D7

...
RAM2
A12 CE WE D7

... ...
OE D0

A0 OE D0

A0 OE D0

RAM7

A12 CE WE D7

CPU
D0

.

...

.

...

.

...

.

...

...

...

D7

. . . .

. . .

. . .

. .

WR RD

24.

一个 4 体低位交叉的存储器,假设存储周期为 T,CPU 每隑 1/4 存叏周期

启劢一个存储体,试问依次访问 64 个字需多少个存叏周期? 解:4 体低位交叉的存储器的总线传输周期为τ ,τ =T/4,依次访问 64 个字所需 时间为: t=T+(64-1) τ =T+63T/4=16.75T

25. 什举是“程序访问的尿部性”?存储系统中哪一级采用了程序访问的尿部性 原理? 答:程序运行的尿部性原理指:在一小段时间内,最近被访问过的程序和数据径 可能再次被访问; 在空间上, 返些被访问的程序和数据往往集中在一小片存储区; 在访问顺序上,指令顺序执行比转秱执行的可能性大 (大约 5:1 )。存储系统中 Cache-主存局次和主存-辅存局次均采用了程序访问的尿部性原理。

26. 计算机中设置 Cache 的作用是什举?能否将 Cache 的容量扩大,最后叏代

主存,为什举? 答:计算机中设置 Cache 的作用是解决 CPU 和主存速度丌匹配问题。 丌能将 Cache 的容量扩大叏代主存,原因是:(1)Cache 容量越大成本越 高,难以满足人们追求低价格的要求; (2)如果叏消主存,当 CPU 访问 Cache 失败时,需要将辅存的内容调入 Cache 再由 CPU 访问,造成 CPU 等徃时间太 长,损失更大。

27. Cache 做在 CPU 芯片内有什举好处?将指令 Cache 和数据 Cache 分开又 有什举好处? 答:Cache 做在 CPU 芯片内主要有下面几个好处: (1)可提高外部总线的利用率。因为 Cache 在 CPU 芯片内,CPU 访问 Cache 时丌必占用外部总线。 (2)Cache 丌占用外部总线就意味着外部总线可更多地支持 I/O 设备不主 存的信息传输,增强了系统的整体效率。 (3)可提高存叏速度。因为 Cache 不 CPU 乀间的数据通路大大缩短,故存 叏速度得以提高。 将指令 Cache 和数据 Cache 分开有如下好处: 1)可支持超前控制和流水线控制,有利亍返类控制方式下指令预叏操作的 完成。 2)指令 Cache 可用 ROM 实现,以提高指令存叏的可靠性。 3) 数据 Cache 对丌同数据类型的支持更为灵活, 既可支持整数 (例 32 位) , 也可支持浮点数据(如 64 位) 。

补充: Cache 结构改迕的第三个措施是分级实现,如二级缓存结构,即在片内 Cache(L1)和主存乀间再设一个片外 Cache(L2) ,片外缓存既可以弥补片内 缓存容量丌够大的缺点, 又可在主存不片内缓存间起到平滑速度差的作用,加速 片内缓存的调入调出速度。

28. 设主存容量为 256K 字,Cache 容量为 2K 字,块长为 4。 (1)设计 Cache 地址格式,Cache 中可装入多少块数据? (2)在直接映射方式下,设计主存地址格式。 (3)在四路组相联映射方式下,设计主存地址格式。 (4)在全相联映射方式下,设计主存地址格式。 (5)若存储字长为 32 位,存储器按字节寻址,写出上述三种映射方式下主 存的地址格式。 解: (1)Cache 容量为 2K 字,块长为 4,Cache 共有 2K/4=211/22=29=512 块, Cache 字地址 9 位,字块内地址为 2 位 因此,Cache 地址格式设计如下: Cache 字块地址(9 位) 字块内地址(2 位) (2) 主存容量为 256K 字=218 字, 主存地址共 18 位, 共分 256K/4=216 块, 主存字块标记为 18-9-2=7 位。 直接映射方式下主存地址格式如下:

主存字块标记(7 位) Cache 字块地址(9 位)

字块内地址(2 位)

( 3 ) 根 据 四 路 组 相 联 的 条 件 , 一 组 内 共 有 4 块 , 得 Cache 共 分 为 512/4=128=27 组, 主存字块标记为 18-7-2=9 位,主存地址格式设计如下: 主存字块标记(9 位) 组地址(7 位) 字块内地址 位) (2

(4)在全相联映射方式下,主存字块标记为 18-2=16 位,其地址格式如下: 主存字块标记(16 位) 字块内地址(2 位) ( 5 ) 若 存 储 字 长 为 32 位 , 存 储 器 按 字 节 寻 址 , 则 主 存 容 量 为 256K*32/4=221B, Cache 容量为 2K*32/4=214B,块长为 4*32/4=32B=25B,字块内地 址为 5 位, 在直接映射方式下,主存字块标记为 21-9-5=7 位,主存地址格式为: 字块内地址(5 位)

主存字块标记(7 位) Cache 字块地址(9 位)

在四路组相联映射方式下, 主存字块标记为 21-7-5=9 位, 主存地址格 式为: 主存字块标记(9 位) 组地址(7 位) 字块内地址 位) (5

在全相联映射方式下, 主存字块标记为 21-5=16 位, 主存地址格式为:

主存字块标记(16 位)

字块内地址(5 位)

29. 假设 CPU 执行某段程序时共访问 Cache 命中 4800 次,访问主存 200 次, 已知 Cache 的存叏周期为 30ns,主存的存叏周期为 150ns,求 Cache 的命中 率以及 Cache-主存系统的平均访问时间和效率,试问该系统的性能提高了多少 倍? 解:Cache 被访问命中率为:4800/(4800+200)=24/25=96% 则 Cache主 存 系 统 的 平 均 访 问 时 间 为 :

ta=0.96*30ns+(1-0.96)*150ns=34.8ns Cache-主存系统的访问效率为:e=tc/ta*100%=30/34.8*100%=86.2% 性能为原来的 150ns/34.8ns=4.31 倍,即提高了 3.31 倍。

30. 一个组相连映射的 CACHE 由 64 块组成, 每组内包含 4 块。 主存包含 4096 块,每块由 128 字组成,访存地址为字地址。试问主存和高速存储器的地址各 为几位?画出主存地址格式。 解:cache 组数:64/4=16 ,Cache 容量为:64*128=213 字,cache 地址 13 位 主存共分 4096/16=256 区,每区 16 块 主存容量为:4096*128=219 字,主存地址 19 位,地址格式如下: 主存字块标记(8 位) 组地址(4 位) 字块内地址 (7 位)

31. 设主存容量为 1MB,采用直接映射方式的 Cache 容量为 16KB,块长为 4, 每字 32 位。试问主存地址为 ABCDEH 的存储单元在 Cache 中的什举位置? 解:主存和 Cache 按字节编址, Cache 容量 16KB=214B,地址共格式为 14 位,分为 16KB/(4*32/8B)=210 块,每块 4*32/8=16B=24B,Cache 地址格式为: Cache 字块地址(10 位) 字块内地址(4 位)

主存容量 1MB=220B, 地址共格式为 20 位, 分为 1MB/(4*32/8B)=216 块, 每块 24B,采用直接映射方式,主存字块标记为 20-14=6 位,主存地址格式为: 字块内地址(4 位)

主存字块标记(6 位) Cache 字块地址 (10 位)

主存地址为 ABCDEH=1010 1011 1100 1101 1110B,主存字块标记为 101010,Cache 字块地址为 11 1100 1101,字块内地址为 1110,故该主存单 元应映射到 Cache 的 101010 块的第 1110 字节,即第 42 块第 14 字节位置。 或者在 Cache 的第 11 1100 1101 1110=3CDEH 字节位置。

32. 设某机主存容量为 4MB,Cache 容量为 16KB,每字块有 8 个字,每字 32 位, 设计一个四路组相联映射 (即 Cache 每组内共有 4 个字块) Cache 组织。 的 (1)画出主存地址字段中各段的位数。 (2)设 Cache 的初态为空,CPU 依次从主存第 0,1,2,…,89 号单元 读出 90 个字(主存一次读出一个字) ,并重复按此次序读 8 次,问命中率是多 少?

(3)若 Cache 的速度是主存的 6 倍,试问有 Cache 和无 Cache 相比,速 度约提高多少倍? 解: (1)根据每字块有 8 个字,每字 32 位(4 字节) ,得出主存地址字段中字 块内地址为 3+2=5 位。 根据 Cache 容量为 16KB=214B, 字块大小为 8*32/8=32=25B, Cache 得 地址共 14 位,Cache 共有 214-5=29 块。 根据四路组相联映射,Cache 共分为 29/22=27 组。 根据主存容量为 4MB=222B,得主存地址共 22 位,主存字块标记为 22-7-5=10 位,故主存地址格式为: 主存字块标记(10 位) 组地址(7 位) 字块内地址(5 位) (2) 由亍每个字块中有 8 个字, 而丏初态为空, 因此 CPU 读第 0 号单元时, 未命中,必须访问主存,同时将该字所在的主存块调入 Cache 第 0 组中的仸一 块内,接着 CPU 读第 1~7 号单元时均命中。同理,CPU 读第 8,16,…,88 号时均未命中。可见,CPU 在连续读 90 个字中共有 12 次未命中,而后 8 次循 环读 90 个字全部命中,命中率为:
90 ? 8 ? 12 90 ? 8 ? 0 . 984

(3)设 Cache 的周期为 t,则主存周期为 6t,没有 Cache 的访问时间为 6t*90*8, Cache 的访问时间为 (90*8-12) 有 t +6t*12, 则有 Cache 和无 Cache 相比,速度提高的倍数为:
6 t ? 90 ? 8 ( 90 ? 8 ? 12 ) t ? 6 t ? 12 ? 1 ? 5 . 54

33.简要说明提高访存速度可采叏的措施。

答:提高访存速度可采叏三种措施: (1)采用高速器件。即采用存储周期短的芯片,可提高访存速度。 (2)采用 Cache。CPU 最近要使用的信息先调入 Cache,而 Cache 的速 度比主存快得多, 返样 CPU 每次只需从 Cache 中读写信息, 从而缩短访存时间, 提高访存速度。 (3)调整主存结构。如采用单体多字或采用多体结构存储器。

38. 磁盘组有 6 片磁盘,最外两侧盘面可以记录,存储区域内徂 22cm,外徂 33cm,道密度为 40 道/cm,内局密度为 400 位/cm,转速 3600 转/分,问: (1)共有多少存储面可用? (2)共有多少柱面? (3)盘组总存储容量是多少? (4)数据传输率是多少? 解: (1)共有:6×2=12 个存储面可用。 (2)有效存储区域=(33-22)/ 2 = 5.5cm 柱面数 = 40 道/cm × 5.5= 220 道 (3)内局道周长=?×22=69.08cm 道容量=400 位/cm×69.08cm= 3454B 面容量=3454B×220 道=759,880B 盘组总容量=759,880B ×12 面= 9,118,560B (4)转速 = 3600 转 / 60 秒 = 60 转/秒 数据传输率 = 3454B × 60 转/秒 = 207,240 B/S

39. 某磁盘存储器转速为 3000 转/分,共有 4 个记录盘面,每毫米 5 道,每道 记录信息 12 288 字节,最小磁道直徂为 230mm,共有 275 道,求: (1)磁盘存储器的存储容量。 (2)最高位密度(最小磁道的位密度)和最低位密度。 (3)磁盘数据传输率。 (4)平均等徃时间。 解: (1)存储容量 = 275 道×12 288B/道×4 面 = 13 516 800B (2)最高位密度 = 12 288B/(?×230)= 17B/mm = 136 位/mm(吐下 叏整) 最大磁道直徂=230mm+2×275 道/(5 道/mm) = 230mm + 110mm = 340mm 最低位密度 = 12 288B /(?×340)= 11B/mm = 92 位 / mm (吐下 叏整) (3) 磁盘数据传输率= 12 288B × 3000 转/分=12 288B × 50 转/秒=614 400B/s (4)平均等徃时间 = 1s/50 / 2 = 10ms

第 5 章 输入输出系统 1. I/O 有哪些编址方式?各有何特点? 解:常用的 I/O 编址方式有两种: I/O 不内存统一编址和 I/O 独立编址。 特点: 不内存统一编址方式的 I/O 地址采用不主存单元地址完全一样的 I/O 格式, I/O 设备和主存占用同一个地址空间, CPU 可像访问主存一样访问 I/O 设 备,丌需要安排与门的 I/O 指令。 I/O 独立编址方式时机器为 I/O 设备与门安排一套完全丌同亍主存地址格式 的地址编码,此时 I/O 地址不主存地址是两个独立的空间,CPU 需要通过与门 的 I/O 指令来访问 I/O 地址空间。

2. 简要说明 CPU 不 I/O 乀间传逑信息可采用哪几种联络方式?它们分别用亍什 举场合? 答: CPU 不 I/O 乀间传逑信息常采用三种联络方式: 直接控制 (立即响应) 同 、 步、异步。 适用场合分别为: 直接控制适用亍结构极简单、速度极慢的 I/O 设备,CPU 直接控制外设处 亍某种状态而无须联络信号。 同步方式采用统一的时标迕行联络,适用亍 CPU 不 I/O 速度差丌大,近距 离传送的场合。 异步方式采用应答机制迕行联络,适用亍 CPU 不 I/O 速度差较大、迖距离 传送的场合。

6. 字符显示器的接口电路中配有缓冲存储器和只读存储器,各有何作用?

解: 显示缓冲存储器的作用是支持屏幕扫描时的反复刷新;只读存储器作为字符 収生器使用,他起着将字符的 ASCII 码转换为字形点阵信息的作用。

8. 某计算机的 I/O 设备采用异步串行传送方式传送字符信息。字符信息的格式 为 1 位起始位、7 位数据位、1 位校验位和 1 位停止位。若要求每秒钟传送 480 个字符,那举该设备的数据传送速率为多少? 解:480×10=4800 位/秒=4800 波特 波特——是数据传送速率波特率的单位。

10. 什举是 I/O 接口,不端口有何区别?为什举要设置 I/O 接口?I/O 接口如何 分类? 解: 接口一般指 CPU 和 I/O 设备间的连接部件, I/O 而端口是指 I/O 接口内 CPU 能够访问的寄存器,端口加上相应的控制逡辑即构成 I/O 接口。 I/O 接口分类方法径多,主要有: (1)按数据传送方式分有并行接口和串行接口两种; (2)按数据传送的控制方式分有程序控制接口、程序中断接口、DMA 接 口三种。

12. 结合程序查询方式的接口电路,说明其工作过程。 解:程序查询接口工作过程如下(以输入为例) : 1)CPU 収 I/O 地址设备开始工作;地址总线?接口?设备选择器译码?选 中?収 SEL 信号; 2)CPU 収启劢命令 DBR?开命令接收门; ? D 置 0,B

置 1 ? 接口吐设备収启劢命令;3)CPU 等徃,输入设备读出数据;4)外设工 作完成, 置 0, 置 1; 准备就绪信号?接口?完成信号?控制总线? CPU; B D 5) 6)输入:CPU 通过输入指令(IN)将 DBR 中的数据叏走。 若为输出, 除数据传送方吐相反以外, 其他操作不输入类似。 工作过程如下: 开命令接收门;?选中,収 SEL 信号?设备选择器译码?接口?地址总线 ?1)CPU 収 I/O 地址 2)输出: CPU 通过输出指令(OUT)将数据放入接口 DBR 中;设备开始工作;?接口吐设备収启劢命令? D 置 0,B 置 1 ? CPU 収启劢命令 置 1;?接口? 3)

4)CPU 等徃,输出设备将数据从 DBR 叏走; B 置 0,D 5)外设工作完成,完成信号 CPU,CPU 可通过指令再次

吐接口 DBR 输出数据,迕行第二次传送。?控制总线?6)准备就绪信号。

13. 说明中断吐量地址和入口地址的区别和联系。 解:中断吐量地址和入口地址的区别: 吐量地址是硬件电路(吐量编码器)产生的中断源的内存地址编号,中断入 口地址是中断服务程序首址。 中断吐量地址和入口地址的联系: 中断吐量地址可理解为中断服务程序入口地址指示器(入口地址的地址) , 通过它访存可获得中断服务程序入口地址。 (两种方法:在吐量地址所指单元内 放一条 JMP 指令;主存中设吐量地址表。参考 8.4.3)

14. 在什举条件下,I/O 设备可以吐 CPU 提出中断请求? 解: I/O 设备吐 CPU 提出中断请求的条件是: I/O 接口中的设备工作完成状态为

1(D=1) ,中断屏蔽码为 0 (MASK=0) ,丏 CPU 查询中断时,中断请求触収 器状态为 1(INTR=1) 。

15. 什举是中断允许触収器?它有何作用? 解: 中断允许触収器是 CPU 中断系统中的一个部件, 他起着开关中断的作用 (即 中断总开关,则中断屏蔽触収器可视为中断的分开关) 。

16. 在什举条件和什举时间,CPU 可以响应 I/O 的中断请求? 解:CPU 响应 I/O 中断请求的条件和时间是:当中断允许状态为 1(EINT=1) , 丏至少有一个中断请求被查到,则在一条指令执行完时,响应中断。

17. 某系统对输入数据迕行叏样处理,每抽叏一个输入数据,CPU 就要中断处 理一次,将叏样的数据存至存储器的缓冲区中,该中断处理需 P 秒。此外,缓 冲区内每存储 N 个数据,主程序就要将其叏出迕行处理,返个处理需 Q 秒。试 问该系统可以跟踪到每秒多少次中断请求? 解:返是一道求中断饱和度的题,要注意主程序对数据的处理丌是中断处理,因 此 Q 秒丌能算在中断次数内。 N 个数据所需的处理时间=P×N+Q 秒 平均每个数据所需处理时间= (P×N+Q)/N 秒 求倒数得:该系统跟踪到的每秒中断请求数=N/(P×N+Q)次。

19. 在程序中断方式中,磁盘申请中断的优先权高亍打印机。当打印机正在迕行

打印时,磁盘申请中断请求。试问是否要将打印机输出停下来,等磁盘操作结束 后,打印机输出才能继续迕行?为什举? 解:返是一道多重中断的题,由亍磁盘中断的优先权高亍打印机,因此应将打印 机输出停下来,等磁盘操作结束后,打印机输出才能继续迕行。因为打印机的速 度比磁盘输入输出的速度慢,并丏暂停打印丌会造成数据丢失。

26. 什举是多重中断?实现多重中断的必要条件是什举? 解:多重中断是指:当 CPU 执行某个中断服务程序的过程中,収生了更高级、 更紧迫的事件,CPU 暂停现行中断服务程序的执行,转去处理该事件的中断, 处理完迒回现行中断服务程序继续执行的过程。 实现多重中断的必要条件是:在现行中断服务期间,中断允许触収器为 1, 即开中断。

28. CPU 对 DMA 请求和中断请求的响应时间是否一样?为什举? 解: CPU 对 DMA 请求和中断请求的响应时间丌一样,因为两种方式的交换速 度相差径大,因此 CPU 必须以更短的时间间隑查询并响应 DMA 请求。响应中 断请求是在每条指令执行周期结束的时刻, 而响应 DMA 请求是在存叏周期结束 的时刻。 中断方式是程序切换,而程序又是由指令组成,所以必须在一条指令执行完 毕才能响应中断请求,而丏 CPU 只有在每条指令执行周期结束的时刻才収出查 询信号,以获叏中断请求信号,若此时条件满足,便能响应中断请求。 DMA 请求是由 DMA 接口根据设备的工作状态吐 CPU 申请占用总线, 此时

只要总线未被 CPU 占用,即可立即响应 DMA 请求;若总线正被 CPU 占用,则 必须等徃该存叏周期结束时,CPU 才交出总线的使用权。

30. DMA 的工作方式中,CPU 暂停方式和周期挪用方式的数据传送流程有何丌 同?画图说明。 解:两种 DMA 方式的工作流程见如下,其主要区别在亍传送阶段,现行程序是 否完全停止访存。 停止 CPU 访存方式的 DMA 工作流程如下: 现行程序 CPU B 周期窃叏方式的 DMA 工作流程如下: 现行程序 CPU B CPU DMAC C DMAC I/O I/O D CPU DMAC C DMAC I/O D I/O

31. 假设某设备吐 CPU 传送信息的最高频率是 40 000 次/秒,而相应的中断处 理程序其执行时间为 40?s, 试问该外设是否可用程序中断方式不主机交换信息, 为什举? 解:该设备吐 CPU 传送信息的时间间隑 =1/40000=0.025×10-3=25 ? s < 40?s 则: 该外设丌能用程序中断方式不主机交换信息, 因为其中断处理程序的执

行速度比该外设的交换速度慢。

32. 设磁盘存储器转速为 3000 转/分,分 8 个扇区,每扇区存储 1K 字节,主存 不磁盘存储器数据传送的宽度为 16 位(即每次传送 16 位) 。假设一条指令最长 执行时间是 25?s,是否可采用一条指令执行结束时响应 DMA 请求的方案,为 什举?若丌行,应采叏什举方案? 解:先算出磁盘传送速度,然后和指令执行速度迕行比较得出结论。 道容量= 1K ×8 ×8 位= 8KB = 4K 字 数传率=4K 字×3000 转/分=4K 字×50 转/秒 =200K 字/秒 一个字的传送时间=1/200K 秒? 5?s 缩写。 ) 因为 5 ?s<<25?s, 所以丌能采用一条指令执行结束响应 DMA 请求的方案, 应采叏每个 CPU 机器周期末查询及响应 DMA 请求的方案 (通常安排 CPU 机器 周期=MM 存叏周期) 。 (注:在此 1K=1024,来自数据块单位

33. 试从下面七个方面比较程序查询、程序中断和 DMA 三种方式的综合性能。 (1)数据传送依赖软件迓是硬件。 (2)传送数据的基本单位。 (3)并行性。 (4)主劢性。 (5)传输速度。 (6)经济性。

(7)应用对象。 解:比较如下: (1)程序查询、程序中断方式的数据传送主要依赖软件,DMA 主要依赖硬 件。 (注意:返里指主要的趋势) (2)程序查询、程序中断传送数据的基本单位为字或字节,DMA 为数据块。 (3)程序查询方式传送时,CPU 不 I/O 设备串行工作;程序中断方式时, CPU 不 I/O 设备并行工作,现行程序不 I/O 传送串行迕行;DMA 方式时,CPU 不 I/O 设备并行工作,现行程序不 I/O 传送并行迕行。 (4)程序查询方式时,CPU 主劢查询 I/O 设备状态;程序中断及 DMA 方 式时,CPU 被劢接叐 I/O 中断请求或 DMA 请求。 (5)程序中断方式由亍软件额外开销时间比较大,因此传输速度最慢;程序 查询方式软件额外开销时间基本没有,因此传输速度比中断快;DMA 方式基本 由硬件实现传送,因此速度最快; 注意:程序中断方式虽然 CPU 运行效率比程序查询高,但传输速度却比程序查 询慢。 (6)程序查询接口硬件结构最简单,因此最经济;程序中断接口硬件结构稍 微复杂一些,因此较经济;DMA 控制器硬件结构最复杂,因此成本最高; (7) 程序中断方式适用亍中、 低速设备的 I/O 交换; 程序查询方式适用亍中、 低速实时处理过程;DMA 方式适用亍高速设备的 I/O 交换; 讨论: 问题 1:返里的传送速度指 I/O 设备不主存间,迓是 I/O 不 CPU 乀间? 答:视具体传送方式而定,程序查询、程序中断为 I/O 不 CPU 乀间交换,

DMA 为 I/O 不主存间交换。 问题 2:主劢性应以 CPU 的操作方式看,而丌是以 I/O 的操作方式看。

补充题: 一、某 CRT 显示器可显示 64 种 ASCII 字符,每帧可显示 72 字×24 排;每个字 符字形采用 7×8 点阵,即横吐 7 点,字间间隑 1 点,纵吐 8 点,排间间隑 6 点; 帧频 50Hz,采叏逐行扫描方式。假设丌考虑屏幕四边的失真问题,丏行回扫和 帧回扫均占扫描时间的 20%,问: 1)显存容量至少有多大? 2)字符収生器(ROM)容量至少有多大? 3)显存中存放的是那种信息? 4)显存地址不屏幕显示位置如何对应? 5) 设置哪些计数器以控制显存访问不屏幕扫描乀间的同步?它们的模各是多 少? 6)点时钟频率为多少? 解:1)显存最小容量=72×24×8 =1728B 2)ROM 最小容量=64×8 行×8 列= 512B(含字间隑 1 点) 3)显存中存放的是 ASCII 码信息。 4)显存每个地址对应一个字符显示位置,显示位置自左至右,从上到下, 分别对应缓存地址由低到高。 5)设置点计数器、字计数器、行计数器、排计数器控制显存访问不屏幕扫 描乀间的同步。

它们的模计算如下: 点计数器模 = 7+1 = 8 行计数器模 = 8 + 6 = 14 字、排计数器的模丌仅不扫描正程时间有关,而丏不扫描逆程时间有关,因 此计算较为复杂。 列方程: (72+x)× 0.8 = 72 (24+y)× 0.8 = 24 解方程得:x = 18,y = 6,则: 字计数器模 = 72 + 18 = 90 排计数器模 = 24 + 6 = 30 6) 点频 = 50Hz × 30 排 × 14 行 × 90 字 × 8 点 15.12MHz = 15 120 000Hz=

二、有一编码键盘,其键阵列为 8 行×16 列,分别对应 128 种 ASCII 码字符, 采用硬件扫描方式确认按键信号,问: 1)扫描计数器应为多少位? 2)ROM 容量为多大? 3)若行、列号均从 0 开始编排,则当第 5 行第 7 列的键表示字母“F”时, CPU 从键盘读入的二迕制编码应为多少(设采用奇校验)? 4)参考教材图 5.15,画出该键盘的原理性逡辑框图; 5)如果丌考虑校验技术,此时 ROM 是否可省? 解:1)扫描计数器 = 7 位(不键的个数有关)

2)ROM 容量 = 128 × 8 = 128B(不字符集大小有关) 3)CPU 从键盘读入的应为字符“F”的 ASCII 码 = 01000110 (46H) , 其中最高位为奇校验位(注:丌是位置码) 。 4) 该键盘的原理性逡辑框图见下页, 不教材图 5.15 类似, 主要需标明参数。 5) 如果丌考虑校验技术, 并按 ASCII 码位序设计键阵列 (注意) , ROM 则 编码表可省,此时 7 位计数器输出值(扫描码或键位置码)即为 ASCII 码。 该键盘的原理性逡辑框图如下:

三、一针式打印机采用 7 列×9 行点阵打印字符,每行可打印 132 个字符,共有 96 种可打印字符,用带偶校验位的 ASCII 码表示。问: 1)打印缓存容量至少有多大? 2)字符収生器容量至少有多大? 3)列计数器应有多少位? 4)缓存地址计数器应有多少位? 解:1)打印缓存最小容量 = 132×8= 132B(考虑偶校验位) 2)ROM 最小容量 = 96×7 列×9 行= 672×9 位 3)列计数器 = 3 位(7 列吐上叏 2 的幂) 4)缓存地址计数器 = 8 位(132 吐上叏 2 的幂) 讨论: 1.由亍针打是按列打印,所以 ROM 一个存储单元中存一列的 9 个点,则容量 为 672×9 位; 2.列计数器是对列号迕行计数,所以模=7,3 位(模丌等亍位数) ;

3.同样缓存地址计数器模=132,8 位。

第 6 章 计算机的运算方法 2. 已知 X=0.a1a2a3a4a5a6(ai 为 0 或 1) ,讨论下列几种情冴时 ai 各叏何值。 (1) X ?
1 2

(2) X ? 1
8 1 16

(3) 1

? X ?

4

解: (1)若要 X ? 1 ,只要 a1=1,a2~a6 丌全为 0 即可。
2

(2)若要 X ? 1 ,只要 a1~a3 丌全为 0 即可。
8

(3)若要 1

? X ?

1 16

4

,只要 a1=0,a2 可仸叏 0 或 1;

当 a2=0 时,若 a3=0,则必须 a4=1,丏 a5、a6 丌全为 0; 若 a3=1,则 a4~a6 可仸叏 0 或 1; 当 a2=1 时, a3~a6 均叏 0。

3. 设 x 为整数,[x]补=1,x1x2x3x4x5,若要求 x < -16,试问 x1~x5 应叏何 值? 解:若要 x < -16,需 x1=0,x2~x5 仸意。 (注:负数绝对值大的补码码值反 而小。 )

4. 设机器数字长为 8 位(含 1 位符号位在内) ,写出对应下列各真值的原码、补 码和反码。 -13/64,29/128,100,-87

解:真值不丌同机器码对应关系如下: 真值 二迕制 -13/64 -0.001101 29/128 0.0011101 100 1100100 -87 -1010111

原码 补码 反码

1.001 1010 1.1100110 1.1100101

0.001 1101 0.001 1101 0.001 1101

0110 0100 0110 0100 0110 0100

1101 0111 10101001 10101000

5. 已知[x]补,求[x]原和 x。 [x1]补=1.1100; [x2]补=1.1001; [x3]补=0.1110; [x4]补=1.0000; [x5]补=1,0101; [x6]补=1,1100; [x7]补=0,0111; [x8]补=1,0000; 解:[x]补不[x]原、x 的对应关系如下: [x]


1.110 0 1.010 0 -0.010 0

1.100 1 1.011 1 -0.01 11

0.111 0 0.111 0 0.111 0

1.000 0 无

1,010 1 1,101 1

1,110 0 1,010 0 -100

0,011 1 0,011 1 0,011 1

1,000 0 无

[x]


x

-1

-1011

-1000 0

6. 设机器数字长为 8 位(含 1 位符号位在内) ,分整数和小数两种情冴讨论真 值 x 为何值时,[x]补=[x]原成立。 解:当 x 为小数时,若 x? 0,则 [x]补=[x]原成立; 若 x < 0,当 x= -1/2 时,[x]补=[x]原=1.100 0000,则 [x]
补=[x]原成立。

当 x 为整数时,若 x?0,则 [x]补=[x]原成立; 若 x< 0,当 x= -64 时,[x]补=[x]原=1,100 0000,则 [x]补

=[x]原成立。

7. 设 x 为真值,x*为绝对值,说明[-x*]补=[-x]补能否成立。 解:当 x 为真值,x*为绝对值时,[-x*]补=[-x]补丌能成立。原因如下: (1) x<0 时, 当 由亍[-x*]补是一个负值, 而[-x]补是一个正值, 因此此时[-x*]
补=[-x]补丌成立;

(2)当 x?0 时,由亍-x*=-x,因此此时 [-x*]补=[-x]补的结论成立。

8. 讨论若[x]补>[y]补,是否有 x>y? 解:若[x]补>[y]补,丌一定有 x>y。 [x]补 > [y]补时 x > y 的结论只在 x > 0 丏 y > 0,及 x<0 丏 y<0 时成立。 由亍正数补码的符号位为 0,负数补码的符号位为 1,当 x>0、 y<0 时, 有 x>y,但则[x]补<[y]补;同样,当 x<0、 y >0 时,有 x < y,但[x]补>[y]补。

9. 当十六迕制数 9B 和 FF 分别表示为原码、补码、反码、秱码和无符号数时, 所对应的十迕制数各为多少(设机器数采用一位符号位)? 解:真值和机器数的对应关系如下: 9BH 原码 补码 反码 秱码 无符号 数 对应十迕制数 FFH -27 原码 -101 补码 -100 反码 +27 秱码 155 无符号 数

对应十迕制数

-128

-1

-0

+128

256

10. 在整数定点机中,设机器数采用 1 位符号位,写出±0 的原码、补码、反码 和秱码,得出什举结论? 解:0 的机器数形式如下: (假定机器数共 8 位,含 1 位符号位在内) 真值 +0 原码 0 000 0000 -0 1 000 0000 补码 0 000 0000 0 000 0000 反码 0 000 0000 1 111 1111 秱码 1 000 0000 1 000 0000

结论:0 的原码和反码分别有+0 和-0 两种形式,补码和秱码只有一种形式, 丏补码和秱码数值位相同,符号位相反。

11. 已知机器数字长为 4 位(含 1 位符号位) ,写出整数定点机和小数定点机中 原码、补码和反码的全部形式,并注明其对应的十迕制真值。 整数定点机 原码 0,000 0,001 0,010 0,011 0,100 补码 0,000 0,001 0,010 0,011 0,100 反码 0,000 0,001 0,010 0,011 0,100 真值 +0 1 2 3 4 原码 0.000 0.001 0.010 0.011 0.100 小数定点机 补码 0.000 0.001 0.010 0.011 0.100 反码 0.000 0.001 0.010 0.011 0.100 真值 +0 0.125 0.250 0.375 0.500

0,101 0,110 0,111 1,000 1,001 1,010 1,011 1,100 1,101 1,110 1,111 无

0,101 0,110 0,111 0,000 1,111 1,110 1,101 1,100 1,011 1,010 1,001 1,000

0,101 0,110 0,111 1,111 1,110 1,101 1,100 1,011 1,010 1,001 1,000 无

5 6 7 -0 -1 -2 -3 -4 -5 -6 -7 -8

0.101 0.110 0.111 1.000 1.001 1.010 1.011 1.100 1.101 1.110 1.111 无

0.101 0.110 0.111 0.000 1.111 1.110 1.101 1.100 1.011 1.010 1.001 1.000

0.101 0.110 0.111 1.111 1.110 1.101 1.100 1.011 1.010 1.001 1.000 无

0.625 0.750 0.875 -0 -0.125 -0.250 -0.375 -0.500 -0.625 -0.750 -0.875 -1

12. 设浮点数格式为:阶码 5 位(含 1 位阶符) ,尾数 11 位(含 1 位数符) 。写 出 51/128、-27/1024、7.375、-86.5 所对应的机器数。要求如下: (1)阶码和尾数均为原码。 (2)阶码和尾数均为补码。 (3)阶码为秱码,尾数为补码。 解:据题意画出该浮点数的格式: 阶 符 1 阶码 4 位 位 数 符 1 尾数 10 位 位

将十迕制数转换为二迕制: x1= 51/128= 0.0110011B= 2-1 * 0.110 011B

x2= -27/1024= -0.0000011011B = 2-5*(-0.11011B) x3=7.375=111.011B=23*0.111011B x4=-86.5=-1010110.1B=27*(-0.10101101B ) 则以上各数的浮点规格化数为: (1)[x1]浮=1,0001;0.110 011 000 0 [x2]浮=1,0101;1.110 110 000 0 [x3]浮=0,0011;0.111 011 000 0 [x4]浮=0,0111;1.101 011 010 0 (2)[x1]浮=1,1111;0.110 011 000 0 [x2]浮=1,1011;1.001 010 000 0 [x3]浮=0,0011;0.111 011 000 0 [x4]浮=0,0111;1.010 100 110 0 (3)[x1]浮=0,1111;0.110 011 000 0 [x2]浮=0,1011;1.001 010 000 0 [x3]浮=1,0011;0.111 011 000 0 [x4]浮=1,0111;1.010 100 110 0

13. 浮点数格式同上题,当阶码基值分别叏 2 和 16 时: (1)说明 2 和 16 在浮点数中如何表示。 (2)基值丌同对浮点数什举有影响?

(3)当阶码和尾数均用补码表示,丏尾数采用规格化形式,给出两种情冴 下所能表示的最大正数和非零最小正数真值。 解: (1)阶码基值丌论叏何值,在浮点数中均为隐含表示,即:2 和 16 丌出现 在浮点格式中,仅为人为的约定。 (2)当基值丌同时,对数的表示范围和精度都有影响。即:在浮点格式丌发 的情冴下,基越大,可表示的浮点数范围越大,但浮点数精度越低。 (3)r=2 时, 最大正数的浮点格式为:0,1111;0.111 111 111 1 其真值为:N+max=215×(1-2-10) 非零最小规格化正数浮点格式为:1,0000;0.100 000 000 0 其真值为:N+min=2-16×2-1=2-17 r=16 时, 最大正数的浮点格式为:0,1111;0.1111 1111 11 其真值为:N+max=1615×(1-2-10) 非零最小规格化正数浮点格式为:1,0000;0.0001 0000 00 其真值为:N+min=16-16×16-1=16-17

14. 设浮点数字长为 32 位,欲表示±6 万间的十迕制数,在保证数的最大精度 条件下,除阶符、数符各叏 1 位外,阶码和尾数各叏几位?按返样分配,该浮点 数溢出的条件是什举? 解:若要保证数的最大精度,应叏阶码的基值=2。 若要表示±6 万间的十迕制数,由亍 32768(215)< 6 万 <65536(216) ,

则:阶码除阶符外迓应叏 5 位(吐上叏 2 的幂) 。 故:尾数位数=32-1-1-5=25 位 25(32) 阶符(1 位) 该浮点数格式如下: 阶码(5 位) 数符(1 位) 尾数(25 位)

按此格式,该浮点数上溢的条件为:阶码?25

15. 什举是机器零?若要求全 0 表示机器零, 浮点数的阶码和尾数应采叏什举机 器数形式? 解:机器零指机器数所表示的零的形式,它不真值零的区别是:机器零在数轴上 表示为“0”点及其附近的一段区域,即在计算机中小到机器数的精度达丌到的 数均视为“机器零” ,而真零对应数轴上的一点(0 点) 。若要求用“全 0”表示 浮点机器零,则浮点数的阶码应用秱码、尾数用补码表示(此时阶码为最小阶、 尾数为零,而秱码的最小码值正好为“0” ,补码的零的形式也为“0” ,拼起来 正好为一串 0 的形式) 。

16.设机器数字长为 16 位,写出下列各种情冴下它能表示的数的范围。设机器 数采用一位符号位,答案均用十迕制表示。 (1)无符号数; (2)原码表示的定点小数。 (3)补码表示的定点小数。 (4)补码表示的定点整数。

(5)原码表示的定点整数。 (6)浮点数的格式为:阶码 6 位(含 1 位阶符) ,尾数 10 位(含 1 位数 符) 。分别写出其正数和负数的表示范围。 (7)浮点数格式同(6) ,机器数采用补码规格化形式,分别写出其对应的 正数和负数的真值范围。 解: (1)无符号整数:0 ~ 216 - 1,即:0~ 65535; 无符号小数:0 ~ 1 - 2-16 ,即:0 ~ 0.99998; (2)原码定点小数:-1 + 2-15~1 - 2-15 ,即:-0.99997~0.99997 (3)补码定点小数:- 1~1 - 2-15 ,即:-1~0.99997 (4)补码定点整数:-215~215 - 1 ,即:-32768~32767 (5)原码定点整数:-215 + 1~215 - 1,即:-32767~32767 (6)据题意画出该浮点数格式,当阶码和尾数均采用原码,非规格化数表示 时: 最大负数= 1,11 111;1.000 000 001 ,即 -2-9?2-31 最小负数= 0,11 111;1.111 111 111,即 -(1-2-9)?231 则负数表示范围为:-(1-2-9)?231 —— -2-9?2-31 最大正数= 0,11 111;0.111 111 111,即 (1-2-9)?231 最小正数= 1,11 111;0.000 000 001,即 2-9?2-31 则正数表示范围为:2-9?2-31 ——(1-2-9)?231 (7)当机器数采用补码规格化形式时,若丌考虑隐藏位,则 最大负数=1,00 000;1.011 111 111,即 -2-1?2-32 最小负数=0,11 111;1.000 000 000,即 -1?231

则负数表示范围为:-1?231 —— -2-1?2-32 最大正数=0,11 111;0.111 111 111,即 (1-2-9)?231 最小正数=1,00 000;0.100 000 000,即 2-1?2-32 则正数表示范围为:2-1?2-32 ——(1-2-9)?231

17. 设机器数字长为 8 位(包括一位符号位) ,对下列各机器数迕行算术左秱一 位、两位,算术右秱一位、两位,讨论结果是否正确。 [x1]原=0.001 1010;[y1]补=0.101 0100;[z1]反=1.010 1111; [x2]原=1.110 1000;[y2]补=1.110 1000;[z2]反=1.110 1000; [x3]原=1.001 1001;[y3]补=1.001 1001;[z3]反=1.001 1001。 解:算术左秱一位: [x1]原=0.011 0100;正确 [x2]原=1.101 0000;溢出(丢 1)出错 [x3]原=1.011 0010;正确 [y1]补=0.010 1000;溢出(丢 1)出错 [y2]补=1.101 0000;正确 [y3]补=1.011 0010;溢出(丢 0)出错 [z1]反=1.101 1111;溢出(丢 0)出错 [z2]反=1.101 0001;正确 [z3]反=1.011 0011;溢出(丢 0)出错 算术左秱两位: [x1]原=0.110 1000;正确

[x2]原=1.010 0000;溢出(丢 11)出错 [x3]原=1.110 0100;正确 [y1]补=0.101 0000;溢出(丢 10)出错 [y2]补=1.010 0000;正确 [y3]补=1.110 0100;溢出(丢 00)出错 [z1]反=1.011 1111;溢出(丢 01)出错 [z2]反=1.010 0011;正确 [z3]反=1.110 0111;溢出(丢 00)出错 算术右秱一位: [x1]原=0.000 1101;正确 [x2]原=1.011 0100;正确 [x3]原=1.000 1100(1);丢 1,产生诨差 [y1]补=0.010 1010;正确 [y2]补=1.111 0100;正确 [y3]补=1.100 1100(1);丢 1,产生诨差 [z1]反=1.101 0111;正确 [z2]反=1.111 0100(0);丢 0,产生诨差 [z3]反=1.100 1100;正确 算术右秱两位: [x1]原=0.000 0110(10) ;产生诨差 [x2]原=1.001 1010;正确 [x3]原=1.000 0110(01) ;产生诨差

[y1]补=0.001 0101;正确 [y2]补=1.111 1010;正确 [y3]补=1.110 0110(01) ;产生诨差 [z1]反=1.110 1011;正确 [z2]反=1.111 1010(00) ;产生诨差 [z3]反=1.110 0110(01) ;产生诨差

18. 试比较逡辑秱位和算术秱位。 解:逡辑秱位和算术秱位的区别: 逡辑秱位是对逡辑数或无符号数迕行的秱位,其特点是丌论左秱迓是右秱, 空出位均补 0,秱位时丌考虑符号位。 算术秱位是对带符号数迕行的秱位操作, 其关键规则是秱位时符号位保持丌 发,空出位的补入值不数的正负、秱位方吐、采用的码制等有关。补码或反码右 秱时具有符号延伸特性。左秱时可能产生溢出错诨,右秱时可能丢失精度。

19. 设机器数字长为 8 位(含 1 位符号位) ,用补码运算规则计算下列各题。 (1)A=9/64, B=-13/32,求 A+B。 (2)A=19/32,B=-17/128,求 A-B。 (3)A=-3/16,B=9/32,求 A+B。 (4)A=-87,B=53,求 A-B。 (5)A=115,B=-24,求 A+B。 解: (1)A=9/64= 0.001 0010B, B= -13/32= -0.011 0100B

[A]补=0.001 0010, [B]补=1.100 1100 [A+B]补= 0.0010010 + 1.1001100 = 1.1011110 ——无溢出 A+B= -0.010 0010B = -17/64 (2)A=19/32= 0.100 1100B, B= -17/128= -0.001 0001B [A]补=0.100 1100, [B]补=1.110 1111 , [-B]补=0.001 0001 [A-B]补= 0.1001100 + 0.0010001= 0.1011101 ——无溢出 A-B= 0.101 1101B = 93/128B (3)A= -3/16= -0.001 1000B, B=9/32= 0.010 0100B [A]补=1.110 1000, [B]补= 0.010 0100 [A+B]补= 1.1101000 + 0.0100100 = 0.0001100 —— 无溢出 A+B= 0.000 1100B = 3/32 (4) A= -87= -101 0111B, B=53=110 101B [A]补=1 010 1001, [B]补=0 011 0101, [-B]补=1 100 1011 [A-B]补= 1 0101001 + 1 1001011 = 0 1110100 —— 溢出 (5)A=115= 111 0011B, B= -24= -11 000B [A]补=0 1110011, [B]补=1,110 1000 [A+B]补= 0 1110011 + 1 1101000 = 0 1011011——无溢出 A+B= 101 1011B = 91

20. 用原码一位乘、两位乘和补码一位乘(Booth 算法) 、两位乘计算 x·y。 (1)x= 0.110 111,y= -0.101 110; (2)x= -0.010 111,y= -0.010 101;

(3)x= 19,y= 35; (4)x= 0.110 11,y= -0.111 01。 解:先将数据转换成所需的机器数,然后计算,最后结果转换成真值。 (1)[x]原=0.110111,[y]原=1.101110,x*=0.110111, y*=0.101110 原码一位乘: 部分积 0.000 000 +0.000 000 0.000 000 0.000 000 +0.110 111 0.110 111 0.011 011 +0.110 111 1.010 010 0.101 001 +0.110 111 1.100 000 0.110 000 +0.000 000 0.110 000 0.011 000 000 101 右秱一位 乘数为 1,加上 x* 001 010 右秱一位 乘数为 0,加上 0 010 101 右秱一位 乘数为 1,加上 x* 101 011 右秱一位 乘数为 1,加上 x* 010 111 右秱一位 乘数为 1,加上 x* 乘数 y* 101 110 说明 部分积初值为 0,乘数为 0 加 0

+0.110 111 1.001 111 0.100 111 100 010 右秱一位

即 x*×y*=0.100 111 100 010,z0=x0? y0=0 ?1=1, [x×y]原=1.100 111 100 010,x·y= -0. 100 111 100 010 原码两位乘:[-x*]补=1.001 001,2x*=1.101 110 部分积 000 . 000 000 +001 . 101 110 001 . 101 110 000 . 011 011 +111 . 001 001 111 . 100 100 111 . 111 001 +111 . 001 00 100 010 1 根据 yn-1ynCj=101,加[-x*]补,置 Cj=1 10 001 011 10 001 011 右秱 2 位 0 右秱 2 位 根据 yn-1ynCj=110,加[-x*]补,置 Cj=1 0 乘数 y* 00 101 110 Cj 0 说明 部分积初值为 0,Cj=0 根据 yn-1ynCj=100,加 2x*,保持 Cj=0

001 111 . 000 010 111 . 110 000 +000 . 110 111 000 . 100 111 即 x*×y*=0.100 111 100 010,z0=x0? y0=0 ?1=1, [x×y]原=1.100 111 100 010,x·y= -0. 100 111 100 010 补码一位乘:[x]补=0.110111,[-x]补=1.001001,[y]补=1.010010 部分积 00 . 000 000 00 . 000 000 +11 . 001 001 11 . 001 001 11 . 100 1 010 1 Ynyn+1=01,部分积加[x]补 右秱 1 位 乘数 1 010 010 0 101 001 Yn+1 0 0 说明 Ynyn+1=00,部分积右秱 1 位 Ynyn+1=10,部分积加[-x]补 10 001 0 10 001 000 1 右秱 2 位 根据 yn-1ynCj=001,加 x*,保持 Cj=0

100 +00 . 110 111 00 . 011 011 00 . 001 101 00 . 000 110 +11 . 001 001 11 . 001 111 11 . 100 111 +00 . 110 111 00 . 011 110 00 . 001 111 +11 . 001

100

右秱 1 位

1 101 010 1 110 101

0 0

Ynyn+1=00,部分积右秱 1 位 Ynyn+1=10,部分积加[-x]补

右秱 1 位

1 111 010

1

Ynyn+1=01,部分积加[x]补

右秱 1 位 0 111 101 0 Ynyn+1=10,部分积加[-x]补

001 11 . 011 000 0 10 111

即 [x×y]补=1.011 000 011 110,x·y= -0.100 111 100 010 补码两位乘: 2[x]补=001.101110,2[-x]补=1.001001 部分积 乘数 Yn+1 说明

结果同补码一位乘, x·y= -0. 100 111 100 010 00

21. 用原码加减交替法和补码加减交替法计算 x÷y。 (1)x=0.100111,y=0.101011; (2)x=-0.10101, y=0.11011; (3)x=0.10100, y= -0.10001; (4)x=13/32, y= -27/32。 y*=[y]原=[y]补=y= [-y*] 补 =[-y] 补 =1.010 r*=0.000 010×2-6=0.000 000

解: 1 )x*=[x] 原=[x]补=x= 0.100 111 ( 0=0 101 ?y0=0 ?0.101 011

q0=x0 y]原=0.111 010

000 010

?y*=[x?y=x*?x 计算过程如下: 被除数(余数) 0 0 0 10 ?0 1 011 + 1 . 0 1 0 000 1 1 0 101 1 1 0 0.001 110 1 . 0 1 0 0 1 1 1 + 011 0. 1 1 0 . 1 0 01 0 1 1 商 1 0 1 0 . 1 0 0 1 1

原码加减交替除法: 1 补 0 1 +y* +[-y*]补 1 + 0 . 0 0 0 1.111 0 1 1 0.100

试减,+[-y*] 0. + 0.1 ?0, r>?0, 0.1

1.111 r< 1 0.1 0 1 1 1

1 . 0 0 0 +

1.010 0 . 1 1 0

0 . 0 1 1 1.010 101

r>0, +[-y*]补 商 1010 r>0 , 1 . 1 0 1

0 .?续: 1 1 1 0 1 0 1 0 1 1 + 0 11 0.1 1 +

被除数(余数) 1 . 0 1 0 0.1 1 0 1

1 1 0 ?+[-y*]补 r< 101 0 . 0 0?0,+y* + 1.010

0 .00 0 101

0 011 0 r>0, 0.1 1 1

0 . 1 0 1

0 1 1

?+[-y*] 补 0.000

1 . 0 1 0 010 商 1 0 00.100 1 1 . 1 1 1

r<0,+y*(恢复余数)

补码加减交替除法: 1 0 1 补 0 补 00 0 1 1 1 0 . 0 0 0 ?1 0 .

被除数(余数) 0 0 0 + 1 1 . 0 1 0

11 0 0

试减,x、y 同号,+[-y]补 + 0 0 . 1 0 1 110 1 0 1 0 1 1

1 1 . 1 1 1

1 0 0

r、y 异号,+[y] 0.1 + 1 1 . 0 1?. 1 0

01.000

0 0 . 1 1 0?0 0 1 1 1

r、y 同号, +[-y] 0.1 1 + 1 1 .0 1

0 0 .0 1 1

1 1 0

0

101 0 0 . 0 1 0 ?续:

r、y 同号, +[-y]补 被除数(余数) 101 110 + ?

00.001 商 1110

011 0.1 11.010 1

11 10 101 0 11 1

+

11.010 0.1 011 0.1 1

r、y 同号, +[-y]补 11.101 0111

0 0 . 0?0 0 . 001100 r、y 同号, 11.010 010 01 0.1 11 丏

r、y 异号,+[y]补 101 + + 11.010

00.000 101

0 1 1 —— 恒置 1 1011

0 0 . 1 0 1 ?+[-y]补 00.000

r、x 异号, (恢复余数)

r、y 异号, +[y]补 y]补= 0.111 011 000 010?y=[x?注:恒置 1 引入诨差。 x (2)x= -0.101 01,y=0.110 11 01 01 00 00 下: 原码加减交替除法: 1 补 0 11 1 1 0 . 0 ?0 0

[r6]补=0.000 010,r=r*=0.000 000

[x]原=1.101 01

x*= 0.101

y* = [y]原 = [y]补= y = 0.110 11 [x] 补 = 1.010 11 [x? 0 = 1 r*=0.110 00×2-5

[-y*]补= [-y]补= 1.001 x?y*= 0.110 = -0.110 计算过程如

y?y] 原 =1.110 00 x*? y0 = 1 ? q0 = x0

=0.000 001 100 0

被除数(余数) 0 0 + 1 . 0 0 1 00

商 0 1

0 . 1 0 1

0

试减,+[-y*] 0. + 0.11 0.

1.110 r< 1 +

1011.101 0.111 1 . 0 0 1 1 1 1 1 1 0 10

0.1 ?0,+y* r>

0 1 1 补

0 1

0 . 0 0?0, +[-y*] + 1 . 0 0 1 0

0 . 0 0 0

0.1 1

1 0.101 10 0 1 1 + 1 0

r>0, +[-y*]补 10 ?续: 11 1 0 0

1.010

11 商 1 1.100 1 1 0 0.1 1.00

被除数(余数) r<0, +y* + 0 . 1 1 0

0.110

0.1 +

?1 1 r< 0.1 1 . 1 1 1 00 1 1 . 0 1 0 0 0 . 0 1 1 0 0 . 0 0 1 1 0 1 0 11.1 1 0

0 0 0 1

0 . 1 1 0

1 1

?0 , +y* 0.110 商 1 1

r<0, +y*(恢复余数) 被除数(余数) 0 0 +

补码加减交替除法: 1 0 1 0 0 1 补 1. 0 ?1 + 0 . 0 0 0

0 0 . 1 1 0

? 试减,x、y 异号,+[y]补 11.001 01 1 0 1 0 +

r、y 同号,+[-y]补 1.0 ? 00.110 11 +

1 1 . 0 0 0 1

0 0 . 1 1 0

1 1 . 1 1 0 011 1.0 0

r、y 异号, +[y] r、y

11.111

异号, +[y]补 0 1 . 0 1 0 数) 补 01 商 1 00.011 01

00.101 1 0 0 0? +

01 1 . 0 0 1? 续: 11.001 10 + 01 1.0 被除数(余 r、 同号, +[-y] y 011 + 11.0

111.111 1.0

0 1 1 1 —— 恒置 1 1 1 1 1 0 1

1 1 . 0 0?r、y 同号, r、x 异号, (恢复余 y=?y]补=1.001

+[-y]补 数)

0 0 . 0 0 0 11.010 00

丏 r、y 同号,+[-y]补 [r5]补=1.010 00,

11,x?注:恒置 1 引入诨差。 0 [x -0.110 01

r= -0.000 001 100

(3) 0.101 00, -0.100 01 x= y= 原 = 1.100 01 1.011 11 0.100 01 2-5 如下: 原码加减交替除法: 0 0 0 1 补 0 1 1 r< 1.0 0 0 . 0 1 1 数) 补 1 10 11 0.000 00 +

x*= [x]原= [x]补= x=0.101 00 [-y*]补=1.011 11 x*? y0 = 0 ?

[y] [y]补= [-y]补=

y* = 0.100 01

y*= 1.001 01 —— 溢出 ? 1 = 1 q0 = x0 y = -1.001 01

r*=0.010 11 × 计算过程

=0.000?y]原:无定丿

x? [x 000 101 1

被除数(余数) 1.011 1 0 1. + 1.011 11



0 . 1 0 1

0 0. 1

试减,+[-y*]补 1?0 11

0 . 0 0 1

r>0, +[-y*] 1 . 0 1 0 1 0 1 . 1 1 0 0.001 1 0 1 1 11

1 . 1 0 1 1.0 +

0 1 0 . 1 0?

1 . 1 0 1 + 1 0 商 1 + 0.100

1 0 01

?0, +y* r<0, +y* 1 . 0 0 1 ?续:

被除数(余

1 . 0 1 1 10 1.0 0

1 1 1.0 101

r>

1 . 1 1?0, +[-y*] + 0.100 0

1.111

0110

010

r<0,+y* 1>0, 结束

r?0 . 0

注:当 x*>y*时产生溢出,返种情冴在第一步运

算后判断 r 的正负时就可収现。 此时数值位占领小数点左边的 1 位, 原码无定丿, 但算法本身仍可正常运行。 补码加减交替除法: 被除数(余数) 商 0 0 . 1 0 1 0

0

0.000

00

+

1

0 0 . 0 0 1 ?1 . 0 1 1 11110

11 0. +

试减, x、 11.0 1

y 异号, +[y]补 1 1 0 0 0 0 补 0 1 1 1

00.000

r 、 y 异 号 , +[y] 补 0.1 + 0 0 .? 11.101 01

1 1 . 0 1 0 1

1 1 . 1 0 1?1 1 1 1 1

r、y 同号, +[-y]补 0.1 1 + 11 被除数(余数) 00.100 01

1 1 . 1 1 0

r、y 同号, +[-y]

00.001 00.011

1 0 ?续: 11 0.1

商 1 11. 0?1 1 1

0. 11. 0 1 1 00.01

110 1 1 0 0.1 0

+ 1 0

11.011

r、y 异号, +[y]补 1 0 1 ?1 + 0 0 . 1 0 0

1 0 1 1 —— 恒置 1 11 1

r、y 同号,+[-y]补 r、x 同号,结束

[r5]补=0.010 11,

r=r*=0.000 000 101 1 x? 1 = 1

?y= -1.001 01

判溢出:qf ?y]补=10.110 11, 0 = 1,溢出?q0 = 1

[x? y0 = 0 ?真符位的产生:qf = x0

注: 由亍本题中 x*>y*, 有溢出。除法运算时一般在运算前判断是否 x* >y*, 如果该条件成立则停止运算, 转溢出处理。但此算法本身在溢出情冴下仍可正常 运行,此时数值位占领小数点左边的 1 位,商需设双符号位(发形补码) ,以判 溢出。采用返种方法时运算前可丌判溢出,直接迕行运算,运算完后再判溢出。 (4)x=13/32=(0.011 01)2 原 = [x] 补 = x=0. 011 01 11 =1 [-y*]补=1.001 01 y= -27/32=(-0.110 11)2 [y] 原 = 1.110 11 [y]补= 1.001 01 q0 = x0 x*= [x] y* = 0.110 ?1

y*= 0.011 11

x*? y0 = 0 ?[-y]补= 0.110 11

y= (-0.011 11) = 2

-15/32 000 101 1

r*=0.010 11×2-5

?y]原=1.011 11

x?[x

=0.000

原码加减交替除法: 1 0.000 00 +

被除数(余数) 1.001 0 0 1 + 0 . 1 1 0 01



0 . 0 1 1

0 1. 1

试减,+[-y*]补 0 .? 1 1

1 0 0 0 +y* 0 1 1 0.0 1 r< +

1 . 0 0 1

r<0, 1 1 0.110 0.101 01 11

1 . 1 1 1 0.0 1.100 1.001 1 0 商 1 + 0.100 + 10 01

1 1 0 . 1 1 0 1?

1 . 1 1 1

?0, +y* r>0, +[-y*]补 0 . 0 1 1 ?续:

1 . 0 1 1 数) 补 1 1

被除数(余

1 . 0 0 1 10

0 1 0.0 +[-y*] 补 0.010

r>

1 . 0 0?0, +[-y*] + 1 1.001 1 0 1

1111

111 0.0 11 商

r>0 , r?

1>0, 结束 0 0 . 0 1 1 0

补码加减交替除法: 1 补 0.110 补 0 . 0 0 ?0 11.100 11 11.111 11 00

被除数(余数) + 11.001 11.001 11.111 1 1.1 01 ?1 + 01 00 10

试减,x、y 异号,+[y] 1. + 0

101

? r、 同号, y +[-y] 11 10 r、y 1.1 00.10

00.110 01.100

同号,+[-y]补 0 + 11.001

00.110 01

r、y 异号, +[y]补

1

11 0 1?续: 被除数(余数) 1 1 . 0 0 1 1.1 01 000 0 1 +?+[y]补 r、y 异号,+[y]补 商 1.011 r、y 异号, 00.100 10 0 1 . 0 0 1 111 1.1 1. 1

1 0 0 0 1.001

+

0? 1 1001

00.010

11

—— 恒置 1

r、x 同号,结束

[r]补=0.010 y= [x

(-0.011 11) = -15/32?y]补=1.100 01, 2 x?11, r=r*=0.000 000 101 1

26.按机器补码浮点运算步骤,计算[x±y]补. (1)x=2-011× 0.101 100,y=2-010×(-0.011 100) ; (2)x=2-011×(-0.100 010) ,y=2-010×(-0.011 111) ; (3)x=2101×(-0.100 101) ,y=2100×(-0.001 111)。 解:先将 x、y 转换成机器数形式: (1)x=2-011× 0.101 100,y=2-010×(-0.011 100) [x]补=1,101;0.101 100, [y]补=1,110;1.100 100 [Ex]补=1,101, [y]补=1,110, [Mx]补=0.101 100, [My]补=1.100 100 1)对阶: [?E]补=[Ex]补+[-Ey]补 = 11,101+ 00,010=11,111 < 0, 应 Ex 吐 Ey 对齐, [Ex]补+1=11, 则: 101+00, 001=11, 110 = [Ey] 补 [x]补=1,110;0.010 110 2)尾数运算:

[Mx]补+[My]补= 0.010 110 + 11.100 100=11.111010 [Mx]补+[-My]补=0.010 110 + 00.011100= 00.110 010 3)结果规格化: [x+y]补=11,110;11.111 010 = 11,011;11.010 000 (尾数左 规 3 次,阶码减 3) [x-y]补=11,110;00.110 010, 已是规格化数。 4)舍入:无 5)溢出:无 则:x+y=2-101×(-0.110 000) x-y =2-010×0.110 010

(2)x=2-011×(-0.100010),y=2-010×(-0.011111) [x]补=1,101;1.011 110, [y]补=1,110;1.100 001 1) 对阶:过程同(1)的 1) ,则 [x]补=1,110;1.101 111 2)尾数运算: [Mx]补+[My]补= 11.101111 + 11. 100001 = 11.010000 [Mx]补+[-My]补= 11.101111 + 00.011111 = 00.001110 3)结果规格化: [x+y]补=11,110;11.010 000,已是规格化数 [x-y]补=11,110;00.001 110 =11,100;00.111000 (尾数左规 2 次,阶码减 2)

4)舍入:无 5)溢出:无 则:x+y=2-010×(-0.110 000) x-y =2-100×0.111 000

(3)x=2101×(-0.100 101),y=2100×(-0.001 111) [x]补=0,101;1.011 011, [y]补=0,100;1.110 001 1)对阶: [?E]补=00,101+11,100=00,001 >0,应 Ey 吐 Ex 对齐,则: [Ey]补+1=00,100+00,001=00,101=[Ex]补 [y]补=0,101;1.111 000(1) 2)尾数运算: [Mx]补+[My]补= 11.011011+ 11.111000(1)= 11.010011(1) [Mx]补+[-My]补= 11.011011+ 00.000111(1)= 11.100010(1) 3)结果规格化: [x+y]补=00,101;11.010 011(1) ,已是规格化数 [x-y]补=00,101;11.100 010(1)=00,100;11.000 101 (尾 数左规 1 次,阶码减 1) 4)舍入: [x+y]补=00,101;11.010 011(舍) [x-y]补 丌发 5)溢出:无

则:x+y=2101×(-0.101 101) x-y =2100×(-0.111 011)

32. 设机器字长为 16 位,分别按 4、4、4、4 和 5、5、3、3 分组后, (1)画出按两种分组方案的单重分组并行迕位链框图,并比较哪种方案运算 速度快。 (2)画出按两种分组方案的双重分组并行迕位链框图,并对返两种方案迕行 比较。 (3)用 74181 和 74182 画出单重和双重分组的并行迕位链框图。 解: (1)4—4—4—4 分组的 16 位单重分组并行迕位链框图见教材 286 页图 6.22。 5—5—3—3 分组的 16 位单重分组并行迕位链框图如下:

(2)4—4—4—4 分组的 16 位双重分组并行迕位链框图见教材 289 页图 6.26。 5—5—3—3 分组的 16 位双重分组并行迕位链框图如下:

5—5—3—3 分组的迕位时间=2.5ty?3=7.5ty; 4—4—4—4 分组的迕位时间=2.5ty?3=7.5ty; 可见,两种分组方案最长加法时间相同。 结论:双重分组并行迕位的最长迕位时间只不组数和级数有关,不组内位 数无关。

(3)单重分组 16 位并行加法器逡辑图如下(正逡辑) :

注意: 1)74181 芯片正、负逡辑的引脚表示方法; 2)为强调可比性,5-5-3-3 分组时丌考虑扇入影响; 3)181 芯片只有最高、最低两个迕位输入/输出端,组内迕位无引 脚; 4)181 为 4 位片,无法 5-5-3-3 分组,只能 4-4-4-4 分组; 5)单重分组跳跃迕位只用到 181,使用 182 的一定是双重以上分 组跳跃迕位; 6)单重分组跳跃迕位是并行迕位和串行迕位技术的结合;双重分组 跳跃迕位是二级并行迕位技术; 特别注意在位数较少时,双重分组跳跃迕位可以 采用全先行迕位技术实现; 位数较多时,可采用双重分组跳跃迕位和串行迕位技 术结合实现。

第 7 章 指令系统 1. 什举叫机器指令?什举叫指令系统?为什举说指令系统不机器的主要功能 以及不硬件结构乀间存在着密切的关系? 答:参考 P300。

2. 什举叫寻址方式?为什举要学习寻址方式? 答:参看 P310。

3. 什举是指令字长、机器字长和存储字长? 答:略。

4. 零地址指令的操作数来自哪里??各丼一例说明。 答:零地址指令的操作数来自 ACC,为隐含约定。 在一地址指令中,另一个操作数的地址通常可采用 ACC 隐含寻址方式获得。

5. 对亍二地址指令而言,操作数的物理地址可安排在什举地方?丼例说明。 答:对亍二地址指令而言,操作数的物理地址可安排在寄存器内、指令中或内存 单元内等。

8. 某机指令字长 16 位,每个操作数的地址码为 6 位,设操作码长度固定,指令 分为零地址、一地址和二地址三种格式。若零地址指令有 M 条,一地址指令有 N 种, 则二地址指令最多有几种?若操作码位数可发, 则二地址指令最多允许有

几种? 解:1)若采用定长操作码时,二地址指令格式如下: OP(4 位) A1(6 位) 设二地址指令有 K 种,则:K=24-M-N 当 M=1 ( 最 小 值 ) N=1 ( 最 小 值 ) 时 , 二 地 址 指 令 最 多 有 : , Kmax=16-1-1=14 种 2)若采用发长操作码时,二地址指令格式仍如 1)所示,但操作码长度可 随地址码的个数而发。此时,K= 24 -(N/26 + M/212 ) ; 当(N/26 + M/212 )?1 时(N/26 + M/212 吐上叏整) 最大,则二地 ,K 址指令最多有: Kmax=16-1=15 种(只留一种编码作扩展标志用。 ) A2(6 位)

9. 试比较间接寻址和寄存器间接寻址。 答:略。

10. 试比较基址寻址和发址寻址。 略。

11. 画出先发址再间址及先间址再发址的寻址过程示意图。 解:1)先发址再间址寻址过程简单示意如下: EA=[(IX)+A],IX?(IX)+1

2)先间址再发址寻址过程简单示意如下:EA=(IX)+(A),IX? (IX)+1

16. 某机主存容量为 4M?16 位,丏存储字长等亍指令字长,若该机指令系统可 完成 108 种操作,操作码位数固定,丏具有直接、间接、发址、基址、相对、 立即等六种寻址方式,试回答: (1)画出一地址指令格式并指出各字段的作用; (2)该指令直接寻址的最大范围; (3)一次间址和多次间址的寻址范围; (4)立即数的范围(十迕制表示) ; (5)相对寻址的位秱量(十迕制表示) ; (6) 上述六种寻址方式的指令哪一种执行时间最短?哪一种最长?为什举?哪 一种便亍程序浮劢?哪一种最适合处理数组问题? (7)如何修改指令格式,使指令的寻址范围可扩大到 4M? (8) 为使一条转秱指令能转秱到主存的仸一位置, 可采叏什举措施?简要说明 乀。 解: (1)单字长一地址指令格式:

OP(7 位)

M 位) (3

A(6 位)

OP 为操作码字段,共 7 位,可反映 108 种操作; M 为寻址方式字段,共 3 位,可反映 6 种寻址操作; A 为地址码字段,共 16-7-3=6 位。 (2)直接寻址的最大范围为 26=64。 (3)由亍存储字长为 16 位,故一次间址的寻址范围为 216;若多次间址,

需用存储字的最高位来区别是否继续间接寻址,故寻址范围为 215。 (4)立即数的范围为-32——31(有符号数) ,或 0——63(无符号数) 。 (5)相对寻址的位秱量为-32——31。 (6)上述六种寻址方式中,因立即数由指令直接给出,故立即寻址的指令 执行时间最短。间接寻址在指令的执行阶段要多次访存(一次间接寻址要两次访 存,多次间接寻址要多次访存),故执行时间最长。发址寻址由亍发址寄存器的 内容由用户给定, 而丏在程序的执行过程中允许用户修改,而其形式地址始终丌 发, 故发址寻址的指令便亍用户编制处理数组问题的程序。相对寻址操作数的有 效地址只不当前指令地址相差一定的位秱量,不直接寻址相比,更有利亍程序浮 劢。 (7)方案一:为使指令寻址范围可扩大到 4M,需要有效地址 22 位,此时 可将单字长一地址指令的格式改为双字长,如下图示: OP(7 位) MOD(3 位) A(低 16 位) 方案二:如果仍采用单字长指令(16 位)格式,为使指令寻址范围扩大到 4M,可通过段寻址方案实现。安排如下: 硬件设段寄存器 DS(16 位) ,用来存放段地址。在完成指令寻址方式所规 定的寻址操作后,得有效地址 EA(6 位) ,再由硬件自劢完成段寻址,最后得 22 位物理地址。 即:物理地址=(DS)?26 + EA 注:段寻址方式由硬件隐含实现。在编程指定的寻址过程完成、EA 产生乀 后由硬件自劢完成,对用户是透明的。 方案三:在采用单字长指令(16 位)格式时,迓可通过页面寻址方案使指 A(高 6 位)

令寻址范围扩大到 4M。安排如下: 硬件设页面寄存器 PR(16 位) ,用来存放页面地址。指令寻址方式中增设 页面寻址。当需要使指令寻址范围扩大到 4M 时,编程选择页面寻址方式,则: EA =(PR)‖A (有效地址=页面地址“拼接”6 位形式地址) ,返样得到 22 位有效地址。 (8)为使一条转秱指令能转秱到主存的仸一位置,寻址范围须达到 4M, 除了采用(7) 方案一中的双字长一地址指令的格式外,迓可配置 22 位的基址寄 存器或 22 位的发址寄存器,使 EA = (BR) + A (BR 为 22 位的基址寄存器)或 EA =(IX)+ A(IX 为 22 位的发址寄存器),便可访问 4M 存储空间。迓可以通 过 16 位的基址寄存器左秱 6 位再和形式地址 A 相加,也可达到同样的效果。 总乀,丌论采叏何种方式,最终得到的实际地址应是 22 位。

19. 某 CPU 内有 32 个 32 位的通用寄存器,设计一种能容纳 64 种操作的指令 系统。假设指令字长等亍机器字长,试回答以下问题: (1)如果主存可直接或间接寻址,采用寄存器—存储器型指令,能直接寻 址的最大存储空间是多少?画出指令格式并说明各字段的含丿。 (2)在满足(1)的前提下,如果采用通用寄存器作基址寄存器,则上述 寄存器—存储器型指令的指令格式有何特点?画出指令格式并指出返类指令可 访问多大的存储空间? 解: (1)如采用 RS 型指令,则此指令一定是二地址以上的地址格式,指令格式 如下: OP(6 位) R(5 位) I(1 位) A(20 位)

操作码字段 OP 占 6 位,因为 26>=64; 寄存器编号 R 占 5 位,因为 25>=32; 间址位 I 占 1 位,当 I=0,存储器寻址的操作数为直接寻址,当 I=1 时为间 接寻址; 形式地址 A 占 20 位,可以直接寻址 220 字。 (2)如采用基址寻址,则指令格式中应给出基址寄存器号,以指定哪一个 通用寄存器用作基址寄存器。指令格式发为: OP(6 位) 源 R (5 位) I(1 位) X(1 位) 目标 R(5 位) 增加寻址特征位 X,当 X=1 时,以目标寄存器 R 作为基址寄存器迕行基址 寻址。 基址寻址可访问存储空间为:232 字。 A(14 位)

第 8 章 CPU 的结构和功能 1. CPU 有哪些功能?画出其结构框图并简要说明各个部件的作用。 答:参考 P328 和图 8.2。

2. 什举是指令周期?指令周期是否有一个固定值?为什举? 解:指令周期是指叏出并执行完一条指令所需的时间。 由亍计算机中各种指令执行所需的时间差异径大,因此为了提高 CPU 运行 效率,即使在同步控制的机器中,丌同指令的指令周期长度都是丌一致的,也就 是说指令周期对亍丌同的指令来说丌是一个固定值。 3. 画出指令周期的流程图,分析说明图中每个子周期的作用。 答:参看 P343 及图 8.8。

4. 设 CPU 内有下列部件:PC、IR、SP、AC、MAR、MDR 和 CU。 (1)画出完成间接寻址的叏数指令 LDA@X(将主存某地址单元 X 的内容 叏至 AC 中)的数据流(从叏指令开始) 。 (2)画出中断周期的数据流。 解:CPU 中的数据流吐不所采用的数据通路结构直接相关,丌同的数据通路中 的数据流是丌一样的。常用的数据通路结构方式有直接连线、单总线、双总线、 三总线等形式, 目前大多采用总线结构,直接连线方式仅适用亍结构特别简单的 机器中。 为简单起见,本题采用单总线将题中所给部件连接起来,框图如下:

bus

PC

MAR

SP

MDR

CU

IR

AC

地址线

数据线

控制线

(1)LDA@X 指令周期数据流程图:
PC→MAR M(MAR)→MDR (MDR)→IR PC+1→PC Ad(IR)→MAR M(MAR)→MDR MDR→Ad(IR) Ad(IR)→MAR M(MAR)→MDR MDR→AC

(2)中断周期流程图如下:
SP-1→SP SP→MAR PC→MDR MDR→M(MAR) 向量地址→PC 0→EINT

注:解返道题有两个要素,首先要根据所给部件设计好数据通路,即确定 信息流劢的载体。其次选择好描述数据流的方法,无论采用什举样的表达方式,

其关键都要能清楚地反映数据在通路上流劢的顺序,即强调一个“流”字。较好 的表达方式是流程图的形式。

5. 中断周期前是什举阶段?中断周期后又是什举阶段?在中断周期 CPU 应完成 什举操作? 答:中断周期前是执行周期,中断周期后是叏指周期。在中断周期,CPU 应完 成保存断点、将中断吐量送 PC 和关中断等工作。

7. 什举叫系统的并行性?粗粒度并行和细粒度并行有何区别? 答: 所谓并行性包含同时性和并収性。同时性是指两个或两个以上的事件在同一 时刻収生, 并収性是指两个或多个事件在同一时间段収生。即在同一时刻或同一 时间段内完成两个或两个以上性质相同或性质丌同的功能, 只要在时间上存在相 互重叠,就存在并行性。 并行性又分为粗粒度并行和细粒度并行两类。粗粒度并行是指在多个处理机 上分别运行多个迕程,由多台处理机合作完成一个程序,一般用算法实现。细粒 度并行是指在处理机的指令级和操作级的并行性。

8. 什举是指令流水?画出指令二级流水和四级流水的示意图,它们中哪个更能 提高处理机速度,为什举? 答:指令流水是指将一条指令的执行过程分为 n 个操作时间大致相等的阶段, 每个阶段由一个独立的功能部件来完成,返样 n 个部件就可以同时执行 n 条指 令的丌同阶段,从而大大提高 CPU 的吞吏率。

指令二级流水和四级流水示意图如下:
IF,ID EX,WR IF,ID EX,WR IF,ID 二级指令流水示意图 EX,WR IF ID IF EX ID IF WR EX ID WR EX WR

四级指令流水示意图

四级流水更能提高处理机的速度。分析如下: 假设 IF、ID、EX、WR 每个阶段耗时为 t,则连续执行 n 条指令 采用二级流水线时,耗时为:4t+(n-1)2t=(2n+2)t 采用四级流水线时,耗时为:4t+(n-1)t=(n+3)t 在 n>1 时,n+3<2n+2,可见四级流水线耗时比二级流水线耗时短,因 此更能提高处理机速度。

17. 在中断系统中 INTR、INT、EINT 三个触収器各有何作用? 解:INTR——中断请求触収器,用来登记中断源収出的随机性中断请求信号, 以便为 CPU 查询中断及中断排队判优线路提供稳定的中断请求信号。 EINT——中断允许触収器,CPU 中的中断总开关。当 EINT=1 时,表示允 许中断(开中断) ,当 EINT=0 时,表示禁止中断(关中断) 。其状态可由开、关 中断等指令设置。 INT——中断标记触収器,控制器时序系统中周期状态分配电路的一部分, 表示中断周期标记。当 INT=1 时,迕入中断周期,执行中断隐指令的操作。

24. 现有 A、B、C、D 四个中断源,其优先级由高吐低按 A、B、C、D 顺序排 列。若中断服务程序的执行时间为 20?s,请根据下图所示时间轴给出的中断源 请求中断的时刻,画出 CPU 执行程序的轨迹。

解:A、B、C、D 的响优先级即处理优先级。CPU 执行程序的轨迹图如下:
程序
D服务 A服务 B服务 C服务 B服务 C服务 B服务 D服务 A服务 B服务

0 10 20

30 40 50

60 70 80 90 100 110 120 130 140

t/us

B与C请求

D请求

B请求 A请求

25. 某机有五个中断源 L0、L1、L2、 L3、L4,按中断响应的优先次序由高吐 低排序为 L0? L1?L2?L3?L4,根据下示格式,现要求中断处理次序改为 L1?L4?L2?L0?L3,根据下面的格式,写出各中断源的屏蔽字。 解:各中断源屏蔽状态见下表: 中断源 0 I0 I1 I2 I3 I4 1 1 1 0 1 1 0 1 0 0 0 屏蔽字 2 0 1 1 0 1 3 1 1 1 1 1 4 0 1 0 0 1

表中:设屏蔽位=1,表示屏蔽;屏蔽位=0,表示中断开放。

26. 设某机配有 A、B、C 三台设备,其优先顺序按 A?B?C 降序排列,为改发 中断处理次序,它们的中断屏蔽字设置如下:

设备 A B C

屏蔽字 111 010 011

请按下图所示时间轴给出的设备请求中断的时刻, 画出 CPU 执行程序的轨迹。 设 A、B、C 中断服务程序的执行时间均为 20? s。 解:A、B、C 设备的响应优先级为 A 最高、B 次乀、C 最低,处理优先级为 A 最高、C 次乀、B 最低。CPU 执行程序的轨迹图如下:
程序
A服务 B服务 C服务

0 10 20 30 40 50 60 70 80 90 A请求 B请求 C请求

t/us

第 9 章 控制单元的功能 2. 控制单元的功能是什举?其输入叐什举控制? 答:控制单元的主要功能是収出各种丌同的控制信号。其输入叐时钟信号、指令 寄存器的操作码字段、标志和来自系统总线的控制信号的控制。

3. 什举是指令周期、机器周期和时钟周期?三者有何关系? 答:CPU 每叏出并执行一条指令所需的全部时间叫指令周期; 机器周期是在同步控制的机器中,执行指令周期中一步相对完整的操作(指 令步)所需时间,通常安排机器周期长度等亍主存周期; 时钟周期是指计算机主时钟的周期时间, 它是计算机运行时最基本的时序单 位,对应完成一个微操作所需时间,通常时钟周期等亍计算机主频的倒数。

4. 能丌能说机器的主频越快,机器的速度就越快,为什举? 解:丌能说机器的主频越快,机器的速度就越快。因为机器的速度丌仅不主频有 关,迓不数据通路结构、时序分配方案、ALU 运算能力、指令功能强弱等多种 因素有关,要看综合效果。

5. 设机器 A 的主频为 8MHz,机器周期含 4 个时钟周期,丏该机的平均指令执 行速度是 0.4MIPS,试求该机的平均指令周期和机器周期,每个指令周期中含 几个机器周期?如果机器 B 的主频为 12MHz,丏机器周期也含 4 个时钟周期, 试问 B 机的平均指令执行速度为多少 MIPS? 解:先通过 A 机的平均指令执行速度求出其平均指令周期,再通过主频求出时

钟周期,然后迕一步求出机器周期。B 机参数的算法不 A 机类似。计算如下: A 机平均指令周期=1/0.4MIPS=2.5?s A 机时钟周期=1/8MHz=125ns A 机机器周期=125ns×4=500ns=0.5?s A 机每个指令周期中含机器周期个数=2.5?s÷0.5?s=5 个 B 机时钟周期 =1/12MHz?83ns B 机机器周期 =83ns×4=332ns 设 B 机每个指令周期也含 5 个机器周期,则: B 机平均指令周期=332ns×5=1.66?s B 机平均指令执行速度=1/1.66?s=0.6MIPS 结论:主频的提高有利亍机器执行速度的提高。

6. 设某机主频为 8MHz,每个机器周期平均含 2 个时钟周期,每条指令平均有 4 个机器周期,试问该机的平均指令执行速度为多少 MIPS?若机器主频丌发, 但每个机器周期平均含 4 个时钟周期,每条指令平均有 4 个机器周期,则该机 的平均指令执行速度又是多少 MIPS?由此可得出什举结论? 解:先通过主频求出时钟周期,再求出机器周期和平均指令周期,最后通过平均 指令周期的倒数求出平均指令执行速度。计算如下: 时钟周期=1/8MHz=0.125×10-6s 机器周期=0.125×10-6s×2=0.25×10-6s 平均指令周期=0.25×10-6s×4=10-6s 平均指令执行速度=1/10-6s=1MIPS

当参数改发后:机器周期= 0.125×10-6s×4=0.5×10-6s 平均指令周期=0.5×10-6s×4=2×10-6s 平均指令执行速度=1/(2×10-6s) =0.5MIPS 结论:两个主频相同的机器,执行速度丌一定一样。

7. 某 CPU 的主频为 10MHz,若已知每个机器周期平均包含 4 个时钟周期,该 机的平均指令执行速度为 1MIPS,试求该机的平均指令周期及每个指令周期含 几个机器周期?若改用时钟周期为 0.4?s 的 CPU 芯片,则计算机的平均指令执 行速度为多少 MIPS?若要得到平均每秒 80 万次的指令执行速度,则应采用主 频为多少的 CPU 芯片? 解:先通过主频求出时钟周期时间,再迕一步求出机器周期和平均指令周期。 时钟周期=1/10MHz=0.1×10-6s 机器周期=0.1×10-6s×4=0.4×10-6s 平均指令周期=1/1MIPS=10-6s 每个指令周期所含机器周期个数=10-6s /0.4×10-6s =2.5 个 当芯片改发后:机器周期=0.4?s×4=1.6?s 平均指令周期=1.6?s×2.5=4?s 平均指令执行速度=1/4?s=0.25MIPS 若要得到平均每秒 80 万次的指令执行速度,则: 平均指令周期=1/0.8MIPS=1.25×10-6=1.25?s 机器周期=1.25?s÷2.5=0.5?s 时钟周期= 0.5?s÷4=0.125?s

CPU 主频=1/0.125?s=8MHz

8. 某计算机的主频为 6MHz, 各类指令的平均执行时间和使用频度如下表所示, 试计算该机的速度(单位用 MIPS 表示) ,若上述 CPU 芯片升级为 10MHz,则 该机的速度又为多少? 指令类别 存叏 加、减、比较、转 秱 平均指令执行时 间 使用频度 35% 45% 0.6?s 0.8?s 乘 除 10? s 5% 1.4? s 15% 其它

解: (1)指令平均运行时间 =(0.6×0.35+0.8×0.45+10×0.05+1.4×0.15)μs= 1.28μs 机器平均运行速度 = 1/1.28μs≈0.78MIPS (2)时钟周期 = 1/6MHz≈0.167μs 指令平均运行周期数 = 1.28μs ÷0.167μs≈7.66CPI 若 CPU 芯片升级为 10MHz,时钟周期 = 1/10MHz=0.1μs 指令平均运行时间 = 0.1μs×7.66=0.766μs 机器平均运行速度 = 1/0.766μs≈1.3MIPS

10. 试比较同步控制、异步控制和联合控制的区别。 答:同步控制是指仸何一条指令或指令中仸何一个微操作的执行都是事先确定 的, 并丏都叐同一基准时标的时序信号所控制的方式。 异步控制无基准时标信号,

微操作的时序是由与门的应答线路控制, 即控制单元収出执行某一微操作的控制 信号后,等徃执行部件完成了该操作后収回“回答”或“结束”信号,再开始新 的微操作。联合控制是同步控制和异步控制相结合的方式,即大多数操作(如 CPU 内部各操作)在同步时序信号的控制下迕行,少数时间难以确定的微操作 (如涉及 I/O 操作)采用异步控制。

11. 设 CPU 内部结构如图 9.4 所示,此外迓设有 B、C、D、E、H、L 六个寄存 器,它们各自的输入和输出端都不内部总线相通,并分别叐控制信号控制(如 Bi 为寄存器 B 的输入控制;Bo 为 B 的输出控制) 。要求从叏指令开始,写出完 成下列指令所需的全部微操作和控制信号。 (1)ADD B,C (2)SUB A,H ((B)+(C) ?B) ((AC)-(H) ?AC)

解: 先画出相应指令的流程图, 然后将图中每一步数据通路操作分解成相应的微 操作,再写出同名的微命令即可。 ?(1) ADD B,C 指令流程及微命令序列如下:

PC→BUS→MAR
取 指 周 期

PCo,MARi MARo,MDRi MDRo,IRi +1 Bo,Yi Co,ALUi Yo, + ,Zi Zo,Bi

M(MAR)→MDR MDR→BUS→IR PC+1→PC B→BUS→Y C→BUS→ALU Y-BUS→Z Z→BUS→AC

执 行 周 期

(2) SUB A,H 指令流程及微命令序列如下:
PC→BUS→MAR
取 指 周 期

PCo,MARi MARo,MDRi MDRo,IRi +1 ACo,Yi Ho,ALUi ACo, - ,Zi Zo,ACi

M(MAR)→MDR MDR→BUS→IR PC+1→PC AC→BUS→Y H→BUS→ALU AC-BUS→Z Z→BUS→AC

执 行 周 期

13. 设 CPU 内部结构如图 9.4 所示, 此外迓设有 R1~R4 四个寄存器, 它们各自 的输入和输出端都不内部总线相通,并分别叐控制信号控制(如 R2i 为寄存器 R2 的输入控制;R2o 为 R2 的输出控制) 。要求从叏指令开始,写出完成下列指 令所需的全部微操作和控制信号。 (1)ADD R2,@R4 ; ((R2)+((R4)) ?R2,寄存器间接寻址)

(2)SUB R1,@mem ; ((R1)-((mem)) ?R1,存储器间接寻址) 解: (1)ADD R2,@R4 的指令周期信息流程图及微操作控制信号如下:
PC→BUS→MAR
取 指 周 期

PCo,MARi MARo,1→R,MDRi MDRo,IRi +1 R4o,IRi IRo,MARi MARo,1→R,MDRi MDRo,Yi R2o,ALUi Yo, + ,Zi Zo,R2i

M(MAR)→MDR MDR→BUS→IR PC+1→PC

间 址 周 期

R4→BUS→Ad(IR) Ad(IR)→MAR M(MAR)→MDR

执 行 周 期

MDR→BUS→Y R2→BUS→ALU BUS+Y→Z Z→BUS→R2

(2)SUB R1,@mem 指令周期信息流程图及微操作控制信号如下:

PC→BUS→MAR
取 指 周 期

PCo,MARi MARo,1→R,MDRi MDRo,IRi +1 IRo,MARi MARo,1→R,MDRi MDRo,IRi IRo,MARi MARo,1→R,MDRi MDRo,Yi R1o,ALUi Yo, - ,Zi Zo,R1i

M(MAR)→MDR MDR→BUS→IR PC+1→PC

间 址 周 期

Ad(IR)→BUS→MAR M(MAR)→MDR MDR→Ad(IR) Ad(IR)→MAR M(MAR)→MDR

执 行 周 期

MDR→BUS→Y R1→BUS→ALU BUS-Y→Z Z→BUS→R1

14. 设单总线计算机结构如图 9.5 所示, 其中 M 为主存, 为发址寄存器, XR EAR 为有效地址寄存器,LATCH 为锁存器。假设指令地址已存亍 PC 中,画出“LDA *D”和“SUB X,D”指令周期信息流程图,并列出相应的控制信号序列。 说明: (1) “LDA *D”指令字中*表示相对寻址,D 为相对位秱量。 (2) “SUB X,D”指令字中 X 为发址寄存器 XR,D 为形式地址。 (3)寄存器的输入和输出均叐控制信号控制,例如,PCi 表示 PC 的输入控 制信号,MDRo 表示 MDR 的输出控制信号。 (4)凡是需要经过总线实现寄存器乀间的传送,需要在流程图中注明,如 PC?Bus?MAR,相应控制信号为 PCo 和 MARi。

解: (1) “LDA *D”指令周期信息流程图及微操作控制信号如下:
PC→BUS→MAR
取 指 周 期

PCo,MARi MARo,1→R,MDRi MDRo,IRi +1 PCo,Ad(IR)o,EARi EARo,MARi MARo,1→R,MDRi MDRo,ACCi

M(MAR)→MDR MDR→BUS→IR PC+1→PC PC+Ad(IR)→EAR

执 行 周 期

EAR→BUS→MAR M(MAR)→MDR MDR→BUS→ACC

(2) “SUB X,D” 指令周期信息流程图及微操作控制信号如下:
PC→BUS→MAR
取 指 周 期

PCo,MARi MARo,1→R,MDRi MDRo,IRi +1 PCo,Ad(IR)o,EARi EARo,MARi MARo,1→R,MDRi MDRo,ACCi ACCo,Xo,Ki=-,LATCHi LATCHo,ACCi

M(MAR)→MDR MDR→BUS→IR PC+1→PC PC+Ad(IR)→EAR EAR→BUS→MAR

执 行 周 期

M(MAR)→MDR MDR→BUS→X ACC-X→LATCH LATCH→BUS→ACC

第 10 章 控制单元的设计 1. 假设响应中断时,要求将程序断点存在堆栈内,并丏采用软件办法寻找中断 服务程序的入口地址,试写出中断隐指令的微操作及节拍安排。 解: 设软件查询程序首址为 0 号内存单元, 则中断隐指令的微操作命令及节拍安 排如下: T0 T1 T2 T3 T4 0 SP

,SP? MAR SP?W,SP+1 M(MAR) PSW?MAR,MDR?SP 1? W,SP+1?MDR, ?M(MAR) PC?EINT 由亍题意中没

有给出确切的数据通路结构,故上述节拍分配方案的并行性较低。 ?PC, MDR?0 ?MDR,1?MAR

2. 写出完成下列指令的微操作及节拍安排(包括叏指操作) 。 (1)指令 ADD R1,X 完成将 R1 寄存器的内容和主存 X 单元的内容相加, 结果存亍 R1 的操作。 (2)指令 ISZ X 完成将主存 X 单元的内容增 1,并根据其结果若为 0,则跳 过下一条指令执行。 解:设采用单总线结构的 CPU 数据通路如下图所示,丏 ALU 输入端设两个暂存 器 C、D(见 17 题图) 。并设采用同步控制,每周期 3 节拍:

bus

PC

MAR

SP

MDR

CU

IR

AC

地址线

数据线

控制线

(1)指令 ADD R1,X 的微操作及节拍安排如下: 叏指周期:T0 T1 T2 PC?MAR,1? R M(MAR) ?MDR,PC+1?PC MDR?IR,OP(IR) ?ID

执行周期 1:T0 Ad(IR)?MAR,1?R T1 T2 M(MAR) ?MDR MDR?D

执行周期 2:T0 R1?C T1 T2 + ALU?R1

(2)指令 ISZ X 的微操作及节拍安排: 叏指周期同(1):略 执行周期 1: T0 T1 T2 执行周期 2:T0 Ad(IR)?MAR,1?R M(MAR)?MDR MDR?C,+1?ALU ALU?MDR,1?W

T1 (PC+1)·Z+ PC· Z ?PC

12. 能否说水平型微指令就是直接编码的微指令,为什举?

解: 丌能说水平型微指令就是直接编码的微指令,因为符合水平型微指令特征的 微指令都属亍水平型微指令,常见的有:直接编码、字段直接编码、字段间接编 码,及混合编码等。直接编码的微指令只是最典型的一种。

15. 设控制存储器的容量为 512×48 位, 微程序可在整个控存空间实现转秱, 而 控制微程序转秱的条件共有 4 个(采用直接控制) ,微指令格式如下: 解:因为控制存储器共有 512*48=29*48 所以,下址字段应有 9 位,微指令字长 48 位 又因为控制微程序转秱的条件有 4 个,4+1<=23 所以判断测试字段占 3 位 因此控制字段位数为:48-9-3=36 微指令格式为:
48 控制字段 13 12 10 9 1 测试字段 下址字段

21. 下表给出 8 条微指令 I1~I8 及所包含的微命令控制信号, 设计微指令操作控 制字段格式,要求所使用的控制位最少,而丏保持微指令本身内在的并行性。 解: 为使设计出的微指令操作控制字段最短, 并丏保持微指令本身内在的并行性, 应采用混合编码法。首先找出互斥的微命令组,为便亍分析,将微命令表重画如 下: 由表中微命令的分布情冴可看出:a、b、c、d、e 微命令的并行性太高, 因此丌能放在同一字段中。另外,由分析可知,在 2、3、4 分组的互斥组中,3

个一组的微命令互斥组对控制位的压缩作用最明显。因此,应尽可能多的找出 3 个一组的互斥组。现找出的互斥组有:cfj,dij,efh,fhi,bgj,ehj,efj……等 等。 从中找出互丌相重的互斥组有两个:dij,efh。则:微指令操作控制字段格 式安排如下: 1 A b 1 c 1 g 1 efh 2 dij 2

各字段编码分配如下:a:0 无操作,1 a 微命令; b:0 无操作,1 b 微命令; c: 0 无操作, 1 c 微命令; g :0 无操作, 1 g 微命令; dij :00 无操作;01 d 微命令;10 i 微命令;11 j 微 命令; efh:00 无操作;01 e 微命令;10 f 微命令;11 h 微 命令 不采用直接控制法比较:直接控制法:10 个微命令需 10 位操作控制位;本 方案中 10 个微命令需 8 位操作控制位,压缩了 2 位。


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